| 主权项 |
1.一种记忆模组,包括:一系统输入/输出端点,具有一既定资料宽度的一系统资料信号经由上述端点输入/输出;以及复数记忆晶片,传输/接收比上述系统输入/输出端点宽的一内部资料信号;上述记忆模组更包括:一IO晶片,具有执行上述系统输入/输出端点内的上述系统资料信号和上述内部资料信号间的转换的功能;而上述复数记忆晶片堆叠在上述IO晶片上并经由延伸通过上述复数堆叠记忆晶片的透电极连接至上述IO晶片。2.如申请专利范围第1项所述的记忆模组,其中,更包括:一插入基板,用以安装上述IO晶片,上述插入基板具有用以安装的一端点,构成上述系统输入/输出端点。3.一种记忆模组,包括:一IO晶片;复数DRAM,堆叠在上述IO晶片上;以及一插入基板,具有组成一个通道的记忆子系统功能所需的所有系统资料信号、系统位址信号、系统控制信号及系统时脉信号的BGA端点,并包括一结构,其中复数DRAM晶片连接至用以输入/输出的一接点及上述IO晶片上的各输入/输出电路的一输入接点并堆叠在上述IO晶片上,上述复数DRAM晶片藉由上述透电极黏接至上述IO晶片的一资料信号端点、一位址信号端点、及一控制信号端点,上述晶片间的一资料信号、一位址信号及一控制信号系经由上述透电极接收/传送,以及一电源供应及GND系从上述BGA端点供应给上述IO晶片上的接点,并经由上述透电极供应给各DRAM晶片的一电源供应器和一GND端点。4.如申请专利范围第3项所述的记忆模组,其中,上述各DRAM的上述资料信号端点经由上述透电极共用一资料信号线,并连接至上述IO晶片的上述资料信号端点;上述各DRAM的上述位址信号端点经由上述透电极共用一位址信号线,并连接至上述IO晶片的上述位址信号端点;以及上述各DRAM的上述控制信号端点经由上述透电极共用一控制信号线,并连接至上述IO晶片的上述控制信号端点。5.如申请专利范围第3项所述的记忆模组,其中,上述DRAM晶片所具有用于写读的透电极资料信号端点、或双向端点的数量系系统资料滙流排数量的2n(n代表1或更大的自然数)倍,且又上述IO晶片所具有用于写读的透电极资料信号端点、或双向端点的数量系系统资料滙流排数量的2n倍。6.如申请专利范围第3项所述的记忆模组,其中,上述DRAM晶片和上述IO晶片经由一透电极资料端点互相传输资料,而上述IO晶片具有:一串联/并联电路,串联/并联转换每连续端点的2n资料信号,而上述2n资料信号的传输系藉由一系统资料滙流排同步传输上述资料信号至上述DRAM晶片;以及一并联/串联电路,并联/串联转换每端点的2n资料信号,且上述2n资料信号由上述DRAM晶片传输以输出连续的2n资料信号至上述系统资料滙流排。7.如申请专利范围第3项所述的记忆模组,其中,SPD晶片也可以堆叠在上述堆叠DRAM晶片上。8.如申请专利范围第7项所述的记忆模组,其中,上述SPD晶片的一输入/输出信号端点经由上述透电极连接至上述IO晶片上的一SPD输入/输出端点接点,且各DRAM晶片具有一用于一SPD输入/输出信号的透电极,而上述SPD晶片输入/输出信号不使用于上述DRAM晶片内。9.如申请专利范围第3项所述的记忆模组,其中,除了用于形成上述透电极图案之外的一图案系利用用于堆叠的上述DRAM晶片的相同的图案来形成。10.如申请专利范围第3项所述的记忆模组,其中,所有堆叠的上述DRAM晶片形成同一图案,且切断一焊丝资料以确认来自上述IO晶片用于上述个别DRAM晶片的信号。11.一种记忆模组,包括:一IO晶片;复数DRAM晶片,堆叠在上述IO晶片上;以及一插入基板,具有组成一个通道的一记忆子系统功能所需的所有系统资料信号、系统位址信号、系统控制信号及系统时脉信号的BGA端点;其中各DRAM晶片包括一计数器,用以产生一校对信号,而从上述IO晶片传送的一控制信号或一位址信号利用上述校对信号以校对接收一信号,各DRAM晶片并具有一结构,其中具有至少两种不同透电极形成图案的上述DRAM晶片系交互堆叠。12.如申请专利范围第11项所述的记忆模组,其中,从上述IO晶片输出的复数位元的信号系输入至一最低层的DRAM晶片上的上述计数器电路,一输出系输入至下一层的DRAM晶片上的上述计数器电路,且一连续增加信号因而传送至一较上层的DRAM晶片,所以各上述DRAM晶片得到不同的计数器输出値。13.如申请专利范围第11项所述的记忆模组,其中,上述DRAM晶片回应一计数器输出値产生上述校对信号,校对上述校对信号与上述IO晶片传出的上述控制信号或上述位址信号,并在符合的情况下接收一上述IO晶片传送的信号。14.如申请专利范围第11项所述的记忆模组,其中,上述DRAM晶片包括一逻辑电路,产生一上述DRAM晶片的叠层数的一逻辑,用于根据一计数器输出値从上述IO晶片传送的一DRAM晶片选择信号。15.如申请专利范围第14项所述的记忆模组,其中,如果在上述IO晶片传出的上述DRAM晶片选择信号的一逻辑値与上述逻辑一致的情况下,各DRAM晶片的上述逻辑电路接收上述IO晶片传送的信号。16.一种记忆模组,包括:一IO晶片;复数DRAM晶片,堆叠在IO晶片上;以及一插入基板,具有组成一个通道的记忆子系统功能所需的所有系统资料信号、系统位址信号、系统控制信号及系统时脉信号的BGA端点;其中,所有堆叠的上述DRAM晶片具有相同的图案、包括复数熔丝元件、并产生藉由上述熔丝元件的切断位置指示堆叠位置的校对信号。17.如申请专利范围第16项所述的记忆模组,其中,上述DRAM晶片经由上述透电极回应上述校对信号改变各DRAM晶片和IO晶片共用的一叠层数辨识信号线(C4R、C8R)的电位。18.如申请专利范围第17项所述的记忆模组,其中上述IO晶片藉由上述叠层数辨识信号线的电位来辨识堆叠DRAM晶片数,并分配上述控制信号或上述位址信号的一逻辑电位至各DRAM晶片。19.一种DRAM模组,包括:一系统输入/输出端点,而具有一既定资料宽度的一系统资料信号经由上述端点输入/输出;复数记忆晶片,传输/接收比上述系统输入/输出端点宽的一内部资料信号;上述记忆模组更包括:一IO晶片,具有执行上述系统输入/输出端点内的上述系统资料信号和上述内部资料信号间的一转换功能;上述复数记忆晶片,堆叠在上述IO晶片上并经由延伸通过上述复数堆叠记忆晶片的透电极连接至上述IO晶片;及各堆叠的DRAM晶片,具有一库结构,并且由上述IO晶片从一系统库选择信号逻辑性地产生的一库选择信号选择性地操作。20.如申请专利范围第19项所述的记忆模组,其中,各上述堆叠的DRAM晶片校对上述IO晶片逻辑性地产生的上述库选择信号与一指示各DRAM晶片的叠层数的校对信号,以产生在上述DRAM内的一DRAM晶片活化信号或一闩锁信号。21.如申请专利范围第20项所述的记忆模组,其中,上述IO晶片具有一根据上述堆叠的DRAM晶片的结构改变上述库选择信号的逻辑的功能。22.如申请专利范围第19项所述的记忆模组,其中,上述IO晶片藉由指示上述IO晶片上堆叠的DRAM晶片的叠层数之叠层数辨识信号改变上述库选择信号的逻辑。23.如申请专利范围第22项所述的记忆模组,其中,上述IO晶片藉由供与上述叠层数辨识信号及上述BGA端点的一电位改变上述库选择信号的逻辑。24.如申请专利范围第19项所述的记忆模组,其中,上述IO晶片包括用于与一些上述堆叠的DRAM晶片个别接收/传送信号的一透电极端点。25.如申请专利范围第19项所述的记忆模组,其中,上述堆叠的DRAM晶片各包括用于上述IO晶片及上述个别DRAM的复数透电极端点以接收/传出信号、以及连接至上述透电极端点的一计数器电路,且上述DRAM晶片的选择系根据上述计数器电路的一计数値。26.如申请专利范围第19项所述的记忆模组,其中,各DRAM晶片包括复数个具有熔丝元件的熔丝电路,并且断开各熔丝电路的熔丝资料以产生一用以选择堆叠DRAM的信号。27.如申请专利范围第19项所述的记忆模组,其中,上述DRAM晶片触发一经由透电极从IO晶片传出的信号以接收另一从上述IO晶片传出的信号。28.如申请专利范围第19项所述的记忆模组,其中,上述DRAM晶片藉由从上述IO晶片经上述透电极传出的上述信号控制一DRAM内部电路。29.一种记忆模组,包括:一插入基板具有一系统资料信号经由输入/输出的BGA端点,且安装在插入基板上的两IO晶片,各IO晶片连接至1/2的系统资料信号BGA端点且包括一结构,其中除了例如位址、指令、及时脉之外的资料共用上述BGA端点,而复数DRAM晶片堆叠在两IO晶片上。30.如申请专利范围第29项所述的记忆模组,其中,堆叠在上述DRAM晶片上的上述两IO晶片结构组成两排以同步存取。31.如申请专利范围第29项所述的记忆模组,一SPD晶片安装在一最上阶的上述两DRAM晶片叠层之一上。32.一记忆模组,包括:一系统输入/输出端点,一具有一既定资料宽度的系统资料信号经由上述端点输入/输出;以及复数记忆晶片,传送/接接比上述系统输入/输出端点宽的一内部资料信号;上述记忆模组更包括:一IO晶片,具有在上述的系统输入/输出端点中执行一上述系统资料信号和上述内部资料信号间转换的功能,上述复数记忆晶片堆叠在上述IO晶片上且经由延伸通过上述复数堆叠记忆晶片的透电极连接至上述IO晶片,复数库由在各DRAM晶片内构成的个别的阵列控制电路所控制。33.如申请专利范围第32项所述的记忆模组,其中,上述DRAM晶片的库系选择性地回应一由各DRAM晶片的活化信号接收的库选择信号而操作,且上述整个模组的库数由DRAM晶片数x DRAM内部库而得。34.如申请专利范围第32项所述的记忆模组,其中,当上述DRAM晶片的内部以复数库在操作时,一次的一分页尺寸系1/n。35.如申请专利范围第32项所述的记忆模组,其中,上述IO晶片包括用以传送一库模式信号的装置,上述信号用以选择是否以上述的DRAM晶片的复数库(n库)来操作各DRAM晶片内部。36.如申请专利范围第35项所述的记忆模组,其中,上述库模式信号由一记忆控制器传出作为一端点电位信号。37.如申请专利范围第32项所述的记忆模组,更包括一结构,其中一SPD晶片经由一共同电极和安装在上述IO晶片上,以及一信号端经由上述IO晶片上的一接点连接至上述插入基板以读出上述IO晶片中的一SPD信号。38.如申请专利范围第37项所述的记忆模组,其中,资讯也在上述IO晶片中读出并用于产生一上述DRAM晶片的控制信号,当时写入SPD的上述资讯由一记忆控制器在一系统开机时间读出以自动设定一控制条件时。39.如申请专利范围第37项所述的记忆模组,其中,上述IO晶片读出设定资讯,例如在一制造时间写入SPD的内部时脉设定,以及一模组结构,用以设定一读出内部电路在上述记忆模组的一起始设定时间内设定一内部电路。40.一种记忆模组,包括:一系统输入/输出端点,一具有一既定资料宽度的系统资料信号经由上述端点输入/输出;以及复数记忆晶片,传送/接接比上述系统输入/输出端点宽的一内部资料信号;上述记忆模组更包括:一IO晶片,具有在上述的系统输入/输出端点中执行一上述系统资料信号和上述内部资料信号间转换的功能,上述复数记忆晶片堆叠在上述IO晶片上且经由延伸通过上述复数堆叠记忆晶片的透电极连接至上述IO晶片;上述各堆叠的DRAM晶片包括:一接点,用于一测试特殊用途;及一测试电路,连接至用于上述测试特殊用途的上述接点。41.如申请专利范围第40项所述的记忆模组,其中,一测试指令、一测试位址、及一测试资料信号系在一DRAM晶片测试时间与一测试触发信号同步由上述测试特殊用途的上述接点供应;以及上述测试电路产生的位址、指令、及资料信号由一闩锁信号接收,用于上述测试电路产生的一测试以启动一内部操作。42.一种记忆系统,包括复数记忆模组以及一记忆控制器;各上述复数记忆模组具有一结构,其中堆叠有一IO晶片及堆叠在上述IO晶片上的复数记忆晶片系,在上述复数记忆模组内的上述IO晶片由一共同信号配线连接至上述记忆控制器,上述IO晶片经由透电极多于经由上述信号配线连接至堆叠在上述IO晶片上的上述记忆晶片。43.如申请专利范围第42项所述的记忆系统,其中,上述复数记忆模组与上述记忆控制器经由上述插入基板一同安装在一共同主机板的一平面上,且上述信号配线置于上述主机板上。44.如申请专利范围第42项所述的记忆系统,其中,上述复数记忆模组安装在一共同的安装基板上,上述安装基板与一记忆控制器一同安装在一主机板上,且上述信号配线置于上述主机板和上述安装基板上。45.一种记忆系统,包括:复数记忆晶片,以一既定传输速率传送/接收一系统资料信号,并以低于上述传输速率的一内部处理速率传送/接收一内部资料信号;上述系统更包括:一IO晶片,具有一端点,以上述既定传输速率传送/接收一资料信号并执行上述内部处理速率的上述内部资料信号和上述传输速率的系统资料信号间的转换,而上述复数记忆晶片堆叠在上述IO晶片上。图式简单说明:第1图系显示根据本发明的记忆模组的图式结构;第2图系分解图,显示根据本发明实施例的记忆模组结构;第3图系方块图,显示第2图所示整个的记忆模组结构;第4图系方块图,更具体显示第3图所示的IO晶片211的部分结构;第5图系方块图,显示第3图所示的DRAM晶片201的具体结构;第6图系方块图,更详细地显示用于第5图所示的DRAM晶片201中的DRAM晶片选择电路:第7图系说明图,显示根据本发明的记忆模组范例以及一存取方法;第8图系说明图,显示根据本发明的另一记忆模组范例以及存取方法;第9图系图示第7图和第8图所示的DRAM晶片的活化状态;第10图系图示第6图中所示的信号关系;第11图系方块图,显示另一用于第5图所示的DRAM晶片201的DRAM晶片选择电路的结构范例;第12图系方块图,显示根据本发明选择DRAM晶片的另一方法范例;第13图系方块图,具体显示第12图所示的IO晶片结构;第14图系方块图,显示第12图所示的DRAM晶片的具体结构;第15图系方块图,显示修正的第12图所示的DRAM片;第16图系方块图,显示根据本发明的另一实施例的DRAM模组的图式结构及存取方法;第17图系方块图,显示根据本发明的另一实施例的修正的DRAM模组及存取方法;第18图系说明图,显示根据本发明的再另一实施例的DRAM模组内的各DRAM晶片结构:第19图系显示第18图所示的DRAM模组的结构范例图;第20图系显示第18图所示的DRAM模组的另一结构范例图;第21图系显示第18图所示的DRAM模组的再另一结构范例图;第22图系显示第18至21图所示的DRAM模组的操作;第23图系方块图,具体显示第22图所示的IO晶片的结构;第24图系方块图,具体显示第22图所示的DRAM晶片的结构;第25图系方块图,显示第22图所示的IO晶片的另一结构范例;第26图系显示根据本发明的另一实施例的DRAM模组的图解结构;第27图系显示根据本发明的再另一实施例的DRAM模组的图解结构;第28图系显示第27图所示的DRAM模组的库及配线图;第29图系方块图,显示第28图所示的DRAM模组中的DRAM叠层之一的结构;第30图系方块图,显示第28图所示的DRAM模组中的另一DRAM叠层的结构;第31图系时序图,显示根据本发明的DRAM模组的读出操作;第32图系时序图,显示根据本发明的DRAM模组中执行连续读出操作的情况;第33图系时序图,显示根据本发明的DRAM模组内的写入操作;第34图系时序图,显示根据本发明的DRAM模组内测试资料的写入操作;第35图系时序图,显示根据本发明的DRAM模组内的测试资料的写入操作;第36图系时序图,显示在根据本发明的DRAM模组内测试资料的比较操作;第37图系电路图,显示用于测试时的资料闩锁电路;第38图系透视图,显示包括复数根据本发明的DRAM模组的记忆系统的一范例;第39图系透视图,显示包括复数根据本发明的DRAM模组的记忆系统的另一范例;以及第40图系平面图,显示习知的DRAM模组。 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