| 主权项 |
1.一种高密度唯读记忆体单元(ROM cell),设置于一矽基底,用来储存资料,其包含有:一第一掺杂区域,设置于该矽、基底中,具有第二导电形式;复数个第一高浓度掺杂区域,设置于该第一掺杂区域中,具有第一导电形式;一第二掺杂区域,设置于该矽基底中,具有第二导电形式;以及一闸极,设置于该矽基底之表面上并且紧邻于该第一掺杂区域与该第二掺杂区域。2.如申请专利范围第1项所述之唯读记忆体单元,其中该记忆体单元系设置于该矽基底中之一掺杂井中,并且该掺杂井具有第一导电形式。3.如申请专利范围第1项所述之唯读记忆体单元,其中该第一导电形式系为P型导电形式,并且该第二导电形式系为N型导电形式。4.如申请专利范围第1项所述之唯读记忆体单元,其中该第一导电形式系为N型导电形式,并且该第二导电形式系为P型导电形式。5.如申请专利范围第1项所述之唯读记忆体单元,其中该第一掺杂区域系为一汲极(Drain)掺杂区域,该第二掺杂区域系为一源极(Source)掺杂区域,并且该复数个第一高浓度掺杂区域当中之每一第一高浓度掺杂区域与该第一掺杂区域形成二极体(diode)之电气特性,以使得分别通过该复数个第一高浓度掺杂区域之复数个汲极讯号不会互相干扰。6.一种高密度唯读记忆体单元(ROM cell),设置于一矽基底,用来储存资料,其包含有:复数个第一掺杂区域,设置于该矽基底中,具有第二导电形式;一第二掺杂区域,设置于该矽基底中,具有第二导电形式;以及一闸极,设置于该矽基底之表面上并且紧邻于该复数个第一掺杂区域与该第二掺杂区域。7.如申请专利范围第6项所述之唯读记忆体单元,其中该记忆体单元系设置于该矽基底中之一掺杂井中,并且该掺杂井具有第一导电形式。8.如申请专利范围第7项所述之唯读记忆体单元,其中该第一导电形式系为P型导电形式,并且该第二导电形式系为N型导电形式。9.如申请专利范围第7项所述之唯读记忆体单元,其中该第一导电形式系为N型导电形式,并且该第二导电形式系为P型导电形式。10.如申请专利范围第6项所述之唯读记忆体单元,其中该第二导电形式系为N型导电形式。11.如申请专利范围第6项所述之唯读记忆体单元,其中该第二导电形式系为P型导电形式。12.如申请专利范围第6项所述之唯读记忆体单元,其中该复数个第一掺杂区域系为汲极(Drain)掺杂区域,该第二掺杂区域系为一源极(Source)掺杂区域,并且该闸极具有至少一延伸结构,分别位于该复数个第一掺杂区域当中之一第一掺杂区域与另一第一掺杂区域之间,以使得分别通过该复数个第一掺杂区域之复数个汲极讯号不会互相干扰。图式简单说明:图一为习知之唯读记忆体单元阵列之电路示意图。图二为本发明之唯读记忆体单元之第一实施例之方块示意图。图三为图二之第一实施例之较佳变化之方块示意图。图四为图二之第一实施例之截面示意图。图五为图二之第一实施例所对应之唯读记忆体单元阵列之电路示意图。图六为图五之电路与广域位元线之组合示意图。图七为本发明之唯读记忆体单元之第二资施例之方块示意图。图八为图七之第二实施例之较佳变化之方块示意图。图九为图七之第二资施例所对应之唯读记忆体单元阵列之电路示意图。图十为图九之电路与广域位元线之组合示意图。 |
