| 主权项 |
1.一种解调电路,其特征在于包含:摆动信号处理电路,其系根据被波形变换之摆动信号,产生时钟及基准値者;取样电路,其系使用前述时钟,将前述被波形变换之摆动信号取样,并输出取样信号者;及维特比解码器,其系使用前述基准値与前述取样信号,将记录于光碟之记录辅助信号解码者。2.如申请专利范围第1项之解调电路,其中前述摆动信号处理电路包含:波形变换电路,其系计测摆动信号之波形之周期,产生前述被波形变换之摆动信号者;基准値产生电路,其系算出前述被波形变换之摆动信号之振幅之平均値,根据该平均値,产生第一、第二及第三基准値作为前述基准値者;及时钟产生电路,其系根据前述被波形变换之摆动信号及前述平均値产生前述时钟者。3.如申请专利范围第2项之解调电路,其中前述波形变换电路包含:二値化电路,其系将前述摆动信号二値化者;周期计测器,其系连接于该二値化电路,根据计测时钟计测被二値化之前述摆动信号之边缘间之周期者;及低通滤波器,其系连接于该周期计测器者。4.如申请专利范围第3项之解调电路,其中前述基准値产生电路包含:平均化电路,其系连接于前述低通滤波器,算出前述平均値者;及频率移位电路,其系连接于该平均化电路,产生前述第一、第二及第三基准値者。5.如申请专利范围第3项之解调电路,其中前述时钟产生电路包含:比较器,其系将前述低通滤波器连接于一方之输入,将前述平均化电路连接于另一方之输入者;及PLL电路,其系连接于该比较器,产生前述时钟者。6.如申请专利范围第4项之解调电路,其中前述频率移位电路包含:第一乘法电路,其系输入前述平均値,输出前述第一基准値者;及第二乘法电路,其系输入前述平均値,输出前述第三基准値者。7.如申请专利范围第4项之解调电路,其中前述维特比解码器包含:分支计量电路,其系输入前述取样信号及前述第一、第二及第三基准値,输出第一、第二及第三平方误差者;路径计量电路,其系根据前述第一、第二及第三平方误差値,算出状态迁移之保留路径者;及路径记忆电路,其系记忆对应前述保留路径之码串,将合并后之码依序作为解调信号而输出者。8.如申请专利范围第7项之解调电路,其中前述分支计量电路包含:第一、第二及第三减法器,其系分别算出前述取样信号与前述第一、第二及第三基准値之误差者;及第一、第二及第三乘法器,其系分别将该第一、第二及第三减法器输出之误差信号平方者。9.如申请专利范围第1项之解调电路,其中前述摆动信号处理电路包含:时钟产生电路,其系根据摆动信号,作为前述时钟产生第一及第二时钟者;及波形变换电路,其系将前述摆动信号之波形进行波形等效,变换前述波形者。10.如申请专利范围第9项之解调电路,其中前述时钟产生电路包含:二値化电路,其系将前述摆动二値化者;及PLL电路,其系连接于该二値化电路,产生前述第一及第二时钟者。11.如申请专利范围第10项之解调电路,其中前述第一时钟系下降与二値化之前述摆动信号之上升相位同步,且具有前述摆动信号之频率2倍频率的时钟信号。12.如申请专利范围第10项之解调电路,其中前述第二时钟系相位与二値化之前述摆动信号同步,且具有与前述摆动信号之频率相等之频率之时钟信号。13.如申请专利范围第12项之解调电路,其中前述取样电路系与前述第二时钟之上升同步进行取样。14.如申请专利范围第11项之解调电路,其中前述波形变换电路包含:A/D变换器,其系将前述摆动信号与前述第一时钟之上升同步、进行A/D变换者;及PR滤波器,其系连接于该A/D变换器者。15.如申请专利范围第14项之解调电路,其中前述基准値产生电路包含:绝对値运算电路,其系连接于前述A/D变换器者;平均化电路,其系连接于该绝对値运算电路者;及乘法电路,其系连接于该平均化电路者。16.如申请专利范围第14项之解调电路,其中前述基准値产生电路包含:绝对値运算电路,其系连接于前述取样电路者;及平均化电路,其系连接于该绝对値运算电路者。17.如申请专利范围第14项之解调电路,其中前述PR滤波器包含:第一反正器,其系输入被A/D变换之前述摆动信号者;第二反正器,其系接受该第一反正器之输出者;第三反正器,其系接受该第二反正器之输出者;第一乘法器,其系将被A/D变换之前述摆动信号输入一方之输入端子,将“1"输入另一方之输入端子者;第二乘法器,其系将前述第一反正器之输出输入一方之输入端子,将“-1"输入另一方之输入端子者;第三乘法器,其系将前述第二反正器之输出输入一方之输入端子,将“1"输入另一方之输入端子者;第四乘法器,其系将前述第三反正器之输出输入一方之输入端子,将“-1"输入另一方之输入端子者;及加法器,其系接受前述第一、第二、第三及第四乘法器之输出者。18.如申请专利范围第9项之解调电路,其中前述维特比解码器包含:分支计量电路,其系输入前述取样信号及前述基准値,输出第一、第二及第三平方误差者;路径计量电路,其系根据前述第一、第二及第三平方误差値,算出状态迁移之保留路径者;及路径记忆电路,其系记忆对应前述保留路径之码串,将合并后之码依序作为解调信号而输出者。19.如申请专利范围第18项之解调电路,其中前述分支计量电路包含:第一乘法器,其系将前述基准値输入一方之输入端子,将“-1"输入另一方之输入端子者;第一减法器,其系将前述取样信号输入一方之输入端子,将前述基准値输入另一方之输入端子者;第二减法器,其系将前述取样信号输入一方之输入端子,将“0"输入另一方之输入端子者;第三减法器,其系将前述取样信号输入一方之输入端子,将前述第一乘法器之输出输入另一方之输入端子者;第二乘法器,其系将前述第一减法器之输出输入两方之输入端子者;第三乘法器,其系将前述第二减法器之输出输入两方之输入端子者;及第四乘法器,其系将前述第三减法器之输出输入两方之输入端子者。20.如申请专利范围第1项之解调电路,其中前述维特比解码器根据利用前述记录辅助信号之码样式之规则性之状态迁移而进行维特比解码。21.如申请专利范围第20项之解调电路,其中前述维特比解码器输出之解码信号系码“1"及“0"之连续数限制于1、2及3。22.如申请专利范围第20项之解调电路,其中前述维特比解码器输出之解码信号系码“0"之最小连续数为3,码“1"之连续数限制于1、2及4。23.一种半导体积体电路,其特征在于包含:半导体晶片;摆动信号处理电路,其系积集于该半导体晶片上,根据被波形变换之摆动信号,产生时钟及基准値者;取样电路,其系积集于前述半导体晶片上,使用前述时钟,将前述被波形变换之摆动信号取样,并输出取样信号者;及维特比解码器,其系积集于前述半导体晶片上,使用前述基准値与前述取样信号,将记录于光碟之记录辅助信号解码者。24.一种光碟装置,其特征在于包含:拾取装置,其系于光碟照射雷射光而读取反射光者;高频放大器,其系放大来自该拾取装置之摆动信号者;解调电路,其系根据前述摆动信号,产生基准値及取样信号,并使用前述基准値及前述取样信号,将记录于前述光碟之记录辅助信号进行维特比解码者;伺服控制电路,其系控制前述拾取装置之动作者;播放/记录信号处理电路,其系对于前述拾取装置,进行播放或记录所必要之信号处理者;及记录控制电路,其系进行用于将来自该播放/记录信号处理电路之记录信号记录于光碟之记录控制者。图式简单说明:图1系表示第一实施例之光碟装置之构成之区块图。图2系表示第一实施例之解调电路之构成之区块图。图3系表示第一实施例之频率偏移电路及维特比解码器之构成之区块图。图4系表示图3所示之分支计量电路之详细构成之区块图。图5A系表示第一实施例之维特比解码器之动作之状态迁移图。图5B系表示由图5A之状态迁移图所获得之格构条图。图6A~6E系表示ATIP信号之码样式及其调变信号之时序图。图7A~7H系表示第一实施例之解调电路之动作之时序图。图8A~8C系表示第一实施例之频率偏移电路及维特比解码器之动作之时序图。图9A系表示第一实施例之第一变形例之维特比解码器之动作之状态迁移图。图9B系表示由图9A之状态迁移图所获得之格构条图。图10A~10C系表示第一实施例之第一变形例之解调电路之动作之时序图。图11A~11J系表示第一实施例之第一变形例之频率偏移电路及维特比解码器之动作之时序图。图12系表示第一实施例之第一变形例之解调电路之数値资料之关系表。图13系表示第一实施例之第二变形例之光碟装置之构成之区块图。图14系表示第二实施例之光碟装置之构成之区块图。图15系表示第二实施例之解调电路之构成之区块图。图16系表示第二实施例之PR滤波器之构成之区块图。图17系表示第二实施例之维特比解码器之构成之区块图。图18系表示第二实施例之分支计量电路之构成之区块图。图19A~19C系表示ADTP信号之码样式之时序图。图20A~20I系表示第二实施例之解调电路之动作之时序图。图21A~21D系表示第二实施例之PR滤波器及维特比解码器之动作之时序图。图22A系表示第二实施例之第一变形例之维特比解码器之动作之状态迁移图。图22B系表示由图22A之状态迁移图所获得之格构条图。图23A~23J系表示第二实施例之第一变形例之解调电路之动作之时序图。图24A~24D系表示第二实施例之第一变形例之PR滤波器及维特比解码器之动作之时序图。图25系表示第二实施例之第二变形例之解调电路之构成之区块图。 |
