相位控制高速介面

摘要

本发明揭示了一种可于晶片与外部设备间实现高速通讯之系统及方法。所述系统及方法包括：一锁相环路(PLL)，其带有可被数位元化地控制之复数个相位输出配置，一校正锁相环路，其用于将控制器电路之时钟与介面电路对齐，一相位内插电压控制延迟线，其用于对输入讯号进行相移处理。采用类比设计之相位内插可精确定位高速介面所需之时钟及选通讯号。所述高速介面用于发送或接收来自外部设备之讯号，如一DDRDRAM。