| 主权项 |
1.一种输入/输出架构,适用于一裸晶片中,可支援一绘图加速埠(AGP)规格以及一周边装置连接快递(PCIE)规格,该输入/输出架构包括:一PCIE输入/输出垫,用以支援该PCIE规格;一AGP输入/输出垫,用以支援该AGP规格;一裸晶片焊垫,用以电性连接至该裸晶片以外;一第一导电布线,用以电性连接该PCIE输入/输出垫以及该裸晶片焊垫;以及一第二导电布线,用以电性连接该AGP输入/输出垫以及该裸晶片焊垫;其中,在同一时间仅有该PCIE输入/输出垫与该AGP输入/输出垫二者之一致能输入/输出处理。2.如申请专利范围第1项所述之输入/输出架构,其中该PCIE输入/输出垫与该AGP输入/输出垫系接受一致能讯号控制,当该PCIE输入/输出垫动作时,该AGP输入/输出垫不动作,而当该AGP输入/输出垫动作时,该PCIE输入/输出垫不动作。3.如申请专利范围第1项所述之输入/输出架构,其中该裸晶片焊垫系经一导线电性连接至一基板中的一接合垫。4.如申请专利范围第1项所述之输入/输出架构,其中该第一导电布线与该第二导电布线系位于一重布线层中。5.一种输入/输出架构,适用于一晶片中,可支援复数种设计规格,该输入/输出架构包括:一第一输入/输出垫,用以支援一第一设计规格;一第二输入/输出垫,用以支援一第二设计规格;一晶片焊垫,用以电性连接至该晶片以外;一第一导电布线,用以电性连接该第一输入/输出垫以及该晶片焊垫;以及一第二导电布线,用以电性连接该第二输入/输出垫以及该晶片焊垫;其中,在同一时间仅有该第一输入/输出垫与该第二输入/输出垫二者之一致能输入/输出处理。6.如申请专利范围第5项所述之输入/输出架构,其中该第一输入/输出垫与该第二输入/输出垫系接受一致能讯号控制,当该第一输入/输出垫动作时,该第二输入/输出垫不动作,而当该第二输入/输出垫动作时,该第一输入/输出垫不动作。7.如申请专利范围第5项所述之输入/输出架构,其中该晶片焊垫系经一导线电性连接至一基板中的一接合垫。8.如申请专利范围第5项所述之输入/输出架构,其中该第一导电布线与该第二导电布线系位于一重布线层中。9.一种积体电路,可支援复数种设计规格,该积体电路包括:一裸晶片,包括:一第一输入/输出垫,用以支援一第一设计规格;一第二输入/输出垫,用以支援一第二设计规格;一晶片焊垫,用以电性连接至该裸晶片以外;一第一导电布线,用以电性连接该第一输入/输出垫以及该晶片焊垫;以及一第二导电布线,用以电性连接该第二输入/输出垫以及该晶片焊垫;一导线;以及一基板,具有一接合垫,该晶片焊垫经该导线电性连接至该接合垫;其中,该第一输入/输出垫与该第二输入/输出垫系接受一致能讯号控制,当该第一输入/输出垫动作时,该第二输入/输出垫不动作,而当该第二输入/输出垫动作时,该第一输入/输出垫不动作。10.如申请专利范围第9项所述之积体电路,其中该第一设计规格系为一周边装置连接快递(PCIE)规格,而该第二设计规格系为一绘图加速埠(AGP)规格。图式简单说明:第1图是习知之支援单一介面规格的输入/输出架构之方块示意图。第2图是本发明一较佳实施例之一种支援复数种设计规格的输入/输出架构之方块示意图。 |
