| 主权项 |
1.一种半导体装置,系具备:在基板上具有多个电极之动作区域,及具有与前述电极连接之多个电极垫的元件;从一个前述电极垫延伸于多个路径并连接在前述动作区域上之1个电极之连接装置;以及,在第1高浓度区域与第2高浓度区域间配置绝缘区域之多个保护元件;而在前述各路径途中,前述一个电极与其他前述电极间,分别至少各与一个前述保护元件相连接,使该两电极间之静电破坏电压相较连接前述保护元件前,提高20V以上。2.一种半导体装置,系具备:具有连接基板上之动作区域表面之闸电极、源电极以及汲电极、与和前述各电极相连接之多个电极垫之元件;从与一个前述电极连接之前述电极垫,延伸于多个路径并连接于前述动作区域之连接装置;以及在第1高浓度区域与第2高浓度区域间配置绝缘区域之多个保护元件;而在前述各路径途中,前述一个电极与其他前述电极间,分别至少各与一个前述保护元件相连接,使该两电极间之静电破坏电压相较连接前述保护元件前,提高20V以上。3.如申请专利范围第1项或第2项之半导体装置,其中:前述多个保护元件,系分别配置于与前述元件之其他电极连接之电极垫之邻接处。4.如申请专利范围第1项或第2项之半导体装置,其中:前述第1及第2高浓度区域之至少其中之一与金属电极连接,且前述金属电极为与前述元件之电极相连接之电极垫或连接于该电极垫之配线之一部分。5.如申请专利范围第1项或第2项之半导体装置,其中:多个前述第1高浓度区域系与前述连接装置相连接。6.如申请专利范围第1项或第2项之半导体装置,其中:多个前述第2高浓度杂质区域,系设于分别与前述其他电极连接之电极垫之周边的第3高浓度区域之一部分。7.如申请专利范围第1项或第2项之半导体装置,其中:至少一个前述连接装置之一部分系电阻。8.如申请专利范围第1项或第2项之半导体装置,其中:多个前述第1高浓度区域系前述连接装置之一部分。9.一种半导体装置,系具备:形成有第1及第2FET,该第1及第2FET设有连接于基板上之动作区域表面之源电极、闸电极、汲电极以及连接各电极之电极垫,并以两FET共同之源电极或汲电极所连接之端子,作为共同输入端子以连接于两FET之汲电极或源电极之端子分别作为第1及第2输出端子以连接于两FET之闸电极之其中之一之端子分别作为第1及第2控制端子,且在前述两控制端子施加控制信号,通过与前述两控制端子与前述闸电极相连接之连接装置之电阻,使其中一个FET导通,而形成前述共同输入端子与前述第1及第2输出端子之其中之一之信号路径之开关电路装置;从至少与一个前述控制端子连接之电极垫,延伸于多个路径上而连在前述动作区域上之前述闸电极之连接装置;以及在第1高浓度领域与第2高浓度区域间,配置绝缘区域之多个保护元件;而在前述多个各路径途中,分别至少各将一个前述保护元件,连接于前述闸电极-源电极间、或前述闸电极-汲电极间、或与双方连接,使该两电极间之静电破坏电压相较连接前述保护元件前,提高20V以上。10.如申请专利范围第9项之半导体装置,其中:前述多个保护元件,系配置于分别与前述共同输入端子连接之电极垫之邻接处以及与前述第1或第2输出端子连接之电极垫之邻接处。11.如申请专利范围第9项之半导体装置,其中:前述第1及第2高浓度区域之至少其中之一系与金属电极连接,前述金属电极系为与前述开关电路装置之端子连接之电极垫或该电极垫所连接之配线之一部分。12.如申请专利范围第9项之半导体装置,其中:多个前述第1高浓度区域系与前述连接装置连接。13.如申请专利范围第9项之半导体装置,其中:多个前述第2高浓度杂质区域,系设于分别与前述共同输入端子连接之电极垫以及与第1或第2输出端子连接之电极垫之周边的第3高浓度区域之一部分。14.如申请专利范围第9项之半导体装置,其中:前述连接装置之一部分系电阻。15.如申请专利范围第9项之半导体装置,其中:多个前述第1高浓度区域系前述连接装置之一部分。16.如申请专利范围第1项或第2项或第9项之半导体装置,其中:前述第1高浓度杂质区域具有2个侧面;前述第2高浓度杂质区域系与前述第1高浓度杂质区域之1侧面相向配置,宽度并充分地较该第1高浓度杂质区域为大;前述绝缘区域配置于前述第1及第2高浓度杂质区域之周围;前述保护元件,系具备成为电子电流以及电洞电流之路径之第1电流路径以及第2电流路径,该第1电流路径形成于前述第1及第2高浓度杂质区域之相对面间以及该两区域之底面附近间之前述绝缘区域中,而前述第2电流路径形成于从前述第2高浓度杂质区域迂回于比前述第1及第2高浓度杂质区域更深之区域,而至前述第1高浓度杂质区域之另一侧面之前述绝缘领域中。17.如申请专利范围第16项之半导体装置,其中:在前述第1高浓度杂质区域设有延伸部,在该延伸部与前述第2高浓度杂质区域间之前述绝缘区域中,形成有成为电子电流以及电洞电流之路径之第3电流路径。18.如申请专利范围第1项或第2项或第9项之半导体装置,其中:前述第1高浓度杂质区域具有2个侧面;前述第2高浓度杂质区域具有2个侧面,并以与前述第1高浓度杂质区域相等之宽度,与该区域相互以1个侧面相向配置;前述绝缘区域系配置于前述第1及第2高浓度杂质区域之周围;前述保护元件,系具备成为电子电流以及电洞电流之路径之第1电流路径以及第2电流路径,该第1电流路径形成于前述第1及第2高浓度杂质区域之相对面间以及该两区域之底面附近间之前述绝缘区域中,而前述第2电流路径形成于从前述第2高浓度杂质区域之另一侧面迂回于比前述第1及第2高浓度杂质区域更深之区域,而至前述第1高浓度杂质区域之另一侧面之前述绝缘区域中。19.如申请专利范围第18项之半导体装置,其中:在前述第1高浓度杂质区域设有延伸部,在该延伸部与前述第2高浓度杂质区域间之前述绝缘区域中,形成有成为电子电流以及电洞电流之路径之第3电流路径。20.如申请专利范围第19项之半导体装置,其中:在前述第2高浓度杂质区域设有延伸部,在该延伸部与前述第1高浓度杂质区域间之前述绝缘区域中,形成有成为电子电流以及电洞电流之路径之第3电流路径。21.如申请专利范围第16项之半导体装置,其中:前述第1高浓度杂质区域具有5m以下之宽度。22.如申请专利范围第18项之半导体装置,其中:前述第1高浓度杂质区域具有5m以下之宽度。23.如申请专利范围第16项之半导体装置,其中:前述第2电流路径具有远较前述第1电流路径为高之传导度调变效率。24.如申请专利范围第18项之半导体装置,其中:前述第2电流路径具有远较前述第1电流路径为高之传导度调变效率。25.如申请专利范围第16项之半导体装置,其中:通过前述第2电流路径之电流値系与通过前述第1电流路径之电流値为相等以上者。26.如申请专利范围第18项之半导体装置,其中:通过前述第2电流路径之电流値系与通过前述第1电流路径之电流値为相等以上者。27.如申请专利范围第16项之半导体装置,其中:第2电流路径,系形成为确保距离前述第1高浓度杂质区域之前述另一侧面10m以上之宽度者。28.如申请专利范围第18项之半导体装置,其中:第2电流路径,系形成为确保距离前述第1高浓度杂质区域之前述另一侧面10m以上之宽度者。29.如申请专利范围第16项之半导体装置,其中:前述第2电流路径,系形成为确保在深度方向上距离前述第1以及第2之高浓度杂质区域底部20m以上之宽度者。30.如申请专利范围第18项之半导体装置,其中:前述第2电流路径,系形成为确保在深度方向上距离前述第1以及第2之高浓度杂质区域底部20m以上之宽度者。31.如申请专利范围第16项之半导体装置,其中:前述第2电流路径,系藉由随着前述静电能量之增加而大幅变宽之电流路径,从而提高传导度调变效率。32.如申请专利范围第18项之半导体装置,其中:前述第2电流路径,系藉由随着前述静电能量之增加而大幅变宽之电流路径,从而提高传导度调变效率。33.如申请专利范围第16项之半导体装置,其中:前述第1高浓度杂质区域与第2高浓度杂质区域间之电容系40fF以下,并藉由连接前述第1及第2高浓度杂质区域,使静电破坏电压与连接前相比提高10倍以上。34.如申请专利范围第18项之半导体装置,其中:前述第1高浓度杂质区域与第2高浓度杂质区域间之电容系40fF以下,并藉由连接前述第1及第2高浓度杂质区域,使静电破坏电压与连接前相比提高10倍以上。35.如申请专利范围第17项之半导体装置,其中:前述第3电流路径系具有远较前述第1电流路径为高之传导度调变效率。36.如申请专利范围第19项之半导体装置,其中:前述第3电流路径系具有远较前述第1电流路径为高之传导度调变效率。37.如申请专利范围第20项之半导体装置,其中:前述第3电流路径系具有远较前述第1电流路径为高之传导度调变效率。38.如申请专利范围第17项之半导体装置,其中:前述第3电流路径,系确保距离前述延伸部之侧面10m以上之宽度而形成者。39.如申请专利范围第19项之半导体装置,其中:前述第3电流路径,系确保距离前述延伸部之侧面10m以上之宽度而形成者。40.如申请专利范围第20项之半导体装置,其中:前述第3电流路径,系确保距离前述延伸部之侧面10m以上之宽度而形成者。41.如申请专利范围第17项之半导体装置,其中:前述第3电流路径,系藉由随着前述静电能量之增加而大幅变宽的电流路径,从而提高传导度调变效率。42.如申请专利范围第19项之半导体装置,其中:前述第3电流路径,系藉由随着前述静电能量之增加而大幅变宽的电流路径,从而提高传导度调变效率。43.如申请专利范围第20项之半导体装置,其中:前述第3电流路径,系藉由随着前述静电能量之增加而大幅变宽的电流路径,从而提高传导度调变效率。44.如申请专利范围第1项或第2项或第9项之半导体装置,其中:前述绝缘区域,系邻接配置于前述第1及第2高浓度杂质区域之周围;在前述第1及第2高浓度杂质区域之至少其中之一中,确保与前述两高浓度杂质区域之相对面为相反侧之前述绝缘区域在10m以上者。45.如申请专利范围第1项或第2项或第9项之半导体装置,其中:前述绝缘区域,系邻接配置于前述第1及第2高浓度杂质区域之周围;并于前述第1及第2高浓度杂质区域之相对面之延伸方向上确保前述绝缘区域在10m以上。图式简单说明:第1图(A)及(B)系用于说明本发明之电路概略图。第2图系用于说明本发明之概略图。第3图(A)至(D)系用于说明本发明之剖面图。第4图(A)及(B)系用于说明本发明之剖面图。第5图(A)至(D)系用于说明本发明之剖面图。第6图系用于说明本发明之平面图。第7图(A)及(B)系用于说明本发明之剖面图。第8图系用于说明本发明之特性图。第9图系本发明之元件模拟之剖面模型图。第10图系本发明之电子电流密度分布图。第11图系本发明之电洞电流密度分布图。第12图系本发明之再结合密度分布图。第13图(A)系本发明a构造之电流路径概要图、(B)系b构造之电流路径概要图。第14图系本发明之电流-电压特性图。第15图系本发明之模拟结果。第16图(A)系本发明之模拟结果、(B)系本发明之模拟结果、(C)系b构造之电流路径概要图。第17图系本发明之模拟结果。第18图(A)系本发明之平面概要图、(B)系本发明之模拟结果。第19图(A)系本发明之剖面概要图、(B)系本发明之模拟结果。第20图(A)系本发明之平面概要图、(B)系本发明之模拟结果。第21图系本发明之c构造之电流路径概要图。第22图系本发明之平面概要图。第23图系用于说明习知例之等效电路图。第24图系用于说明习知例之平面图。第25图系用于说明习知例之特性图。 |
