| 主权项 |
1.一种在一半导体基板上制造一半导体装置之方法,该半导体装置包括一基准技术的一第一电子电路及至少一第一选择技术的一第二电子电路,,该第一及第二电子电路为一晶片上系统的功能部份,该方法包括步骤:制造该具有至少一第一导电层之第一电子电路,其由该第一导电层的一曝露部份接受反应性离子蚀刻而成型;制造该具有至少一第二导电层之第二电子电路,其由该至少第二导电层的一曝露部份接受反应性离子蚀刻而成型;提供至少一假结构;其中该提供至少一假结构之步骤更包括下列步骤:提供至少一假导电层之该至少一假结构,其在至少一该第二导电层的相同处理步骤中产生;曝露该至少一假导电层的至少一部份以获得该至少一假导电层的一曝露部份,并在该至少第二导电层接受RIE蚀刻时也蚀刻该至少一假导电层的该曝露部份。2.如申请专利范围第1项之在一半导体基板上制造一半导体装置之方法,该方法进一步包括步骤:制造该具有至少一第三导电层之第二电子电路于该至少第二导电层上,由该至少第三导电层的一曝露部份接受反应性离子蚀刻而成型。3.如申请专利范围第2项之在一半导体基板上制造一半导体装置之方法,其特征为该至少第三导电层由一介电层隔离该至少第二导电层。4.如申请专利范围第1、2或3项之在一半导体基板上制造一半导体装置之方法,在一预定基板面积上执行,其中该第二电子电路覆盖的该预定基板面积少于10%,较理想少于5%。5.如申请专利范围第1、2或3项之在一半导体基板上制造一半导体装置之方法,其中该假结构包括一第一假导电层及一第二假导电层,及该方法包括下列步骤:曝露该第一假导电层的至少一部份以获得该第一假导电层的一第一曝露部份,并在该至少第二导电层接受RIE蚀刻时也蚀刻该第一曝露部份;曝露该第二假导电层的至少一部份以获得该第二假导电层的一第二曝露部份,并在该第三导电层接受RIE蚀刻时也蚀刻该第二曝露部份。6.如申请专利范围第1、2或3项之在一半导体基板上制造一半导体装置之方法,其中该方法进一步包括步骤:提供该假结构具有一下及一上之假导电层由如该第二及该第三导电层相同的处理步骤分别产生;曝露该上假导电层的至少一部份以获得该上假导电层的一曝露部份,并在该第二及第三导电层接受RIE蚀刻时也蚀刻该上假导电层的该曝露部份及该上假导电层该曝露部份下面的该下假导电层。7.如申请专利范围第6项之在一半导体基板上制造一半导体装置之方法,其特征为该假结构之该下及该上假导电层由一中间多介电层隔离。8.如申请专利范围第6项之在一半导体基板上制造一半导体装置之方法,其中该半导体基板也包括至少一第三电子电路用一第二选择技术,该至少第三电子电路具有至少一第四导电层由如该至少一假导电层相同处理步骤产生,该至少第三电子电路为该晶片上系统的一另外功能部份,本方法包括该第四导电层的至少部份反应性离子蚀刻步骤当该至少一假导电层接受反应性离子蚀刻,该第四导电层的至少部份反应性离子蚀刻步骤。9.如申请专利范围第8项之在一半导体基板上制造一半导体装置之方法,其特征为任何该第一、第二、第三及第四导电层为一复晶矽层、一非结晶矽层、一矽-锗层、一锗层或一金属层之一。10.一种如申请专利范围第1项之方法所制造之半导体装置,其特征为该假结构位于该半导体基板上未被该晶片上系统占据而留下的一位置。11.如申请专利范围第10项之半导体装置,其特征为该假结构配置成一砖区块结构。12.如申请专利范围第11项之半导体装置,其特征为该假结构配置成复数个砖区块结构。13.如申请专利范围第12项之半导体装置,其特征为该复数个砖区块结构包括各种尺寸的该砖区块结构。14.如申请专利范围第11、12或13项之半导体装置,其特征为该假结构的该砖区块结构具有一方型或矩型形状。15.如申请专利范围第10、11、12或13项之半导体装置,其特征为该假结构的该砖区块结构实质上位于一晶片区内。16.如申请专利范围第10、11、12或13项之半导体装置,其特征为该假结构的该砖区块结构实质上位于一标线。17.如申请专利范围第10、11、12或13项之半导体装置,其特征为该假结构的该砖区块结构实质上位于一接触点区的下面。图式简单说明:图1显示基准及选择技术组合的断面图,于选择技术上面一小开放面积的反应性蚀刻(RIE)期间;图2a及2b显示一断面图及根据本发明的单处理内使用两复晶矽层制成的两种装置/技术结构范例的一晶片配置;图3a及3b,根据本发明的第一较佳具体实施例,分别显示两种装置/技术的一假结构及一断面,在一第一闸极氧化及一第一复晶矽沉积及一阻抗层图案定义之后;图4a及4b分别显示两种技术的假结构及一断面,在第一复晶矽层成型之后;图5a及5b分别显示两种技术的假结构及一断面,在一中间-复介电层及一第二复晶矽层沉积,及以后一阻抗层成型之后;图6a及6b分别显示两种技术的假结构及一断面,在第二复晶矽层由RIE成型,及以后一阻抗层成型步骤之后;图7a及7b分别显示两种技术的假结构及一断面,在成型基准技术之后;图8a及8b分别显示一单假结构及复数个假结构的上视图;图9a及9b分别显示一处理中使用三复晶矽层制成三种装置/技术的结构例子的一断面图及一晶片配置;图10a及10b,根据本发明的第二较佳具体实施例,分别显示三种装置/技术的一假结构及一断面,在一第一闸极氧化及一第一复晶矽沉积之后;图11a及11b分别显示三种装置/技术的假结构及一断面,在第一复晶矽层成型之后;图12a及12b分别显示三种装置/技术的假结构及一断面,在一第二的闸极氧化及一第二复晶矽层沉积,及以后一阻抗层成型之后;图13a及13b分别显示三种装置/技术的假结构及一断面,在第二复晶矽层由RIE成型之后;图14a及14b分别显示三种装置/技术的假结构及一断面,在一第二中间-复介电层沉积,及一阻抗层图案成型之后;图15a及15b分别显示三种装置/技术的假结构及一断面,在一中间-复介电层及复晶矽层反应性离子蚀刻之后;图16a及16b分别显示三种装置/技术的假结构及一断面,在一第三复晶矽层沉积,及一阻抗层图案成型之后;图17a及17b分别显示三种装置/技术的假结构及一断面,在一第一选择技术的一双复晶矽结构成型及一阻抗层图案成型之后;图18a及18b分别显示三种装置/技术的假结构及一断面,在一第二选择技术的一单复晶矽结构成型及一阻抗层图案定义之后;图19a及19b分别显示三种装置/技术的假结构及最后断面,在成型基准结构之后;图20a及20b分别显示一单假结构及多数假结构的上视图。 |
