| 主权项 |
1.一种P型通道反及闸型快闪记忆体,包括多数个记 忆胞列,各该记忆胞列包括: 一N型井区,设置于一基底中; 多数个堆叠闸极结构,各该些堆叠闸极结构设置于 该基底上,且由该基底起至少包括一穿隧介电层、 一浮置闸极、一闸间介电层与一控制闸极; 多数个P型掺杂区,设置于该些堆叠闸极结构之间 的该基底中,而使该些堆叠闸极结构串联连接在一 起; 多数个抹除闸极,设置于该些堆叠闸极结构之间、 且位于该些P型掺杂区上方; 一间隙壁,设置于该些堆叠闸极结构与该些抹除闸 极之间; 一介电层,设置于该些抹除闸极与该些P型掺杂区 之间; 一选择闸极,设置于该些堆叠闸极结构中最外侧之 两该堆叠闸极结构之其中之一的侧壁上; 一选择闸极介电层,设置于该选择闸极与该基底之 间; 一P型汲极区,设置于该选择闸极不与外侧之该堆 叠闸极结构相邻之一侧的该基底中;以及 一P型源极区,设置于该些堆叠闸极结构中另一个 最外侧之该堆叠闸极结构一侧的该基底中。 2.如申请专利范围第1项所述之P型通道反及闸型快 闪记忆体,其中该抹除闸极填满该些堆叠闸极结构 之间的间隙。 3.如申请专利范围第1项所述之P型通道反及闸型快 闪记忆体,其中该选择闸极介电层之材质包括氧化 矽。 4.如申请专利范围第1项所述之P型通道反及闸型快 闪记忆体,其中该闸间介电层之材质包括氧化矽/ 氮化矽/氧化矽。 5.如申请专利范围第1项所述之P型通道反及闸型快 闪记忆体,其中该浮置闸极之材质为掺杂磷离子之 多晶矽。 6.如申请专利范围第1项所述之P型通道反及闸型快 闪记忆体,其中该介电层之材质包括氧化矽。 7.如申请专利范围第1项所述之P型通道反及闸型快 闪记忆体,其中该些记忆胞列,呈二维配置,而成一 记忆胞阵列,该P型通道反及闸型快闪记忆体更包 括: 多数条字元线,在行方向平行排列,且连接同一行 之该些堆叠闸极结构之该控制闸极; 多数条位元线,在列方向平行排列,分别连接该P型 汲极区; 多数条源极线,分别连接同一行之该P型源极区; 多数条选择闸极线,分别连接同一行之该选择闸极 ;以及 多数条抹除闸极线,在行方向平行排列,且连接同 一行之该些抹除闸极。 8.如申请专利范围第7项所述之P型通道反及闸型快 闪记忆体,其中同一列中之两相邻该些记忆胞列共 用该P型源极区。 9.一种P型通道反及闸型快闪记忆体之操作方法,适 用于包括多数个记忆胞列的一记忆胞阵列,各该记 忆胞列中之该些记忆胞串联连接于一P型源极区与 一P型汲极区之间;各该些记忆胞至少包括一穿隧 介电层、一浮置闸极及一控制闸极,在每两相邻该 些记忆胞之间设置有一抹除闸极,且在两相邻记忆 胞之间的该基底中设置有P型掺杂区,在最靠近该P 型汲极区之该记忆胞与该P型汲极区之间设置有一 选择电晶体;多数字元线在行方向平行排列,且分 别连接同一行之该些记忆胞之该控制闸极;多数条 源极线分别连接同一行之该些P型源极区;多数条 位元线在列方向平行排列,且分别连接同一列之该 些P型汲极区;多数条选择闸极线连接同一行之该 些选择电晶体之闸极;多数条抹除闸极线在行方向 平行排列,且连接同一行之该些抹除闸极,该方法 包括: 进行程式化操作时,于选定之该记忆胞所耦接之该 位元线施加一第一电压,于该选择闸极线施加一第 二电压,于选定之该记忆胞所耦接之该字元线上施 加一第三电压,非选定之该些字元线上施加一第四 电压,以利用频带间穿隧热电子注入效应程式化选 定之该记忆胞。 10.如申请专利范围第9项所述之反及闸型快闪记忆 体之操作方法,其中该第一电压为-6伏特左右。 11.如申请专利范围第9项所述之反及闸型快闪记忆 体之操作方法,其中该第二电压为-3.3伏特左右。 12.如申请专利范围第9项所述之反及闸型快闪记忆 体之操作方法,其中该第三电压为10伏特左右。 13.如申请专利范围第9项所述之反及闸型快闪记忆 体之操作方法,其中该第四电压为-10伏特左右。 14.如申请专利范围第9项所述之P型通道反及闸型 快闪记忆体之操作方法,其中更包括: 进行读取操作时,于选定之该记忆胞所耦接之该位 元线施加一第五电压,于该选择闸极线施加一第六 电压,于选定之该记忆胞所耦接之该字元线上施加 一第七电压,非选定之该些字元线上施加一第八电 压,以读取该记忆胞。 15.如申请专利范围第14项所述之反及闸型快闪记 忆体之操作方法,其中该第五电压为-1伏特左右。 16.如申请专利范围第14项所述之反及闸型快闪记 忆体之操作方法,其中该第六电压为-3.3伏特左右 。 17.如申请专利范围第14项所述之反及闸型快闪记 忆体之操作方法,其中该第七电压为-3.3伏特左右 。 18.如申请专利范围第14项所述之反及闸型快闪记 忆体之操作方法,其中该第八电压为-10伏特左右。 19.如申请专利范围第9项所述之P型通道反及闸型 快闪记忆体之操作方法,其中更包括: 在进行抹除操作时,于该些抹除闸极线上施加一第 九电压,该第九电压与该基底一电压差足以使注入 该些记忆胞之该浮置闸极的电子,经由该抹除闸极 而移除,以进行整个记忆胞阵列之抹除。 20.如申请专利范围第19项所述之反及闸型快闪记 忆体之操作方法,其中该第九电压为10伏特左右。 图式简单说明: 图1为绘示一种本发明之P型通道NAND(反及闸)型快 闪记忆胞阵列之电路简图。 图2为绘示本发明之P型通道反及闸(NAND)型快闪记 忆体之结构剖面图。 |
