| 主权项 |
1.一种半导体记忆装置,具有复数之记忆体单元配置成矩阵状、与同一行之记忆体单元的选择端子连接成共通的复数之字元线、与具备有同一列之记忆体单元的资料输出入端子连接成共通的位元线之记忆体阵列、与放大在该记忆体阵列内相互成对之位元线的电位之读出放大器电路之半导体记忆装置,其特征为:具备有设定由上述字元线自选择状态至非选择状态之切换时序可调整的可变延迟电路及该可变延迟电路中设定延迟量之延迟量设定方法。2.如申请专利范围第1项所记载之半导体记忆装置,其中:上述字元线由选择状态切换到非选择状态后,上述字元线切换到下次的选择状态之前,具备有使上述相互成对之位元线成为同电位之补偿方法,与经由使该补偿方法调整补偿开始时序之第2可变延迟电路,该第2可变延迟电路之延迟量的设定为,构成可进行连动于上述字元线自选择状态至非选择状态之切换时序可调整的可变延迟电路之延迟量的设定。3.如申请专利范围第1或2项所记载之半导体记忆装置,其中:具备有可以调整上述读出放大器电路之活动式时序之第3可变延迟电路及设定该可变电路之延迟量之第2延迟量设定方法。4.如申请专利范围第3项所记载之半导体记忆装置,其中:上述之读出放大器为,包含有可以保持放大上述位元线对之电位差之正反馈型放大电路,上述读出放大器电路之活动式时序为上述正反馈型放大电路之闩锁时序。5.如申请专利范围第4项所记载之半导体记忆装置,其中:上述读出放大器电路为,具备有放大上述位元线对之电位差之放大电路,与可以保持放大该差动型放大电路被放大的讯号之正反馈型放大电路,与为使上述差动型放大电路之差动输出形成同电位之补偿方法,与经由使该补偿方法调整补偿开始时序之第4可变延迟电路。6.如申请专利范围第5项所记载之半导体记忆装置,其中:构成上述第4可变延迟电路中的延迟量的设定为,可进行连动于可以调整上述读出放大器电路之活动式时序之第3可变电路中延迟量的设定。7.一种半导体记忆装置,具有复数之记忆体单元配置成矩阵状、与同一行之记忆体单元的选择端子连接成共通的复数之字元线、与具备有同一列之记忆体单元的资料输出入端子连接成共通的位元线之记忆体阵列、与放大在该记忆体阵列内相互成对之位元线的电位之读出放大器电路,构成经由具有上述记忆体阵列各个读出放大器电路之复数的记忆体底板之半导体记忆装置,其特征为:可以调整上述读出放大器电路之活动式时序的可变延迟电路对应于各记忆体底板并分别被设置于各个记忆体底板之附近,设定此等之可变延迟电路中延迟量之共通的延迟量设定方法。8.如申请专利范围第7项所记载之半导体记忆装置,其中:上述读出放大器电路为,包含可以保持放大上述位元线对之电位差之正馈型放大电路,上述读出放大器之活动式时序为上述正反馈型放大电路之闩锁时序。9.如申请专利范围第8项所记载之半导体记忆装置,其中:上述读出放大器电路为,放大上述位元线对之电位差之差动型放大电路、与可以保持放大该差动型放大电路被放大的讯号之正反馈型放大电路、与使形成同电位于上述差动型放大电路之差动输出之补偿方法,与使经由该补偿方法调整补偿开始时序之第2可变延迟电路。10.如申请专利范围第9项所记载之半导体记忆装置,其中:上述该第2可变延迟电路中延迟量的设定为,构成可进行连动于可以调整上述读出放大器电路之活动式时序的可变延迟电路之延迟量的设定。11.如申请专利范围第10项所记载之半导体记忆装置,其中:具备有可以调整上述字元线自选择状态至非选择状态之切换时序之第3可变延迟电路及设定该可变延迟电路中延迟量之第2延迟设定方法。12.如申请专利范围第11项所记载之半导体记忆装置,其中:上述字元线由选择状态切换到非选择状态后,上述字元线切换到下次之选择状态之前,具备有使上述相互成对之位元线成为同电位之补偿方法、与使经由该补偿方法调整补偿开始时序之第4可变电路,该第4可变电路中延迟量的设定为,构成可进行连动于可以调整上述字元线由选择状态至非选择状态之切换时序的可变延迟电路中延迟量的设定。13.一种半导体记忆装置,具有复数之记忆体单元配置成矩阵状、与同一行之记忆体单元的选择端子连接成共通的复数之字元线、与具备有同一列之记忆体单元的资料输出入端子连接成共通的位元线之记忆体阵列、与放大在该记忆体阵列内相互成对之位元线的电位之读出放大器电路之半导体记忆装置,其特征为:具备有可以调整上述字元线之选择期间的可变脉冲形成电路,与经由读出资料时前述可变脉冲形成电路设定脉冲宽度之第1延迟量设定方法,与经由写入资料时上述可变脉冲形成电路设定脉冲宽度之第2延迟量设定方法。14.如申请专利范围第13项所记载之半导体记忆装置,其中:构成上述字元线由选择状态切换到非选择状态后,上述字元线切换到下次的选择状态之前,具备有使上述相互成对之位元线形成同电位之补偿方法,与使经由该补偿方法调整补偿开始时序之可变延迟电路,该可变延迟电路中延迟量的设定为,由上述可变脉冲形成电路设定脉冲宽度之第1延迟量设定方法或可进行连动于第2延迟量设定方法中延迟量的设定。15.如申请专利范围第13或14项所记载之半导体记忆装置,其中:具备有可以调整上述读出放大器电路的活动式时序之第2可变延迟电路及设定该可变延迟电路中延迟量之第3延迟量设定方法。16.一种半导体积体电路,其特征为:于申请专利范围第1~15项所记载之记忆装置和进行自该记忆装置之使资料的读出及写入的动作相关的处理之控制装置,搭载在同一个半导体晶片上。17.如申请专利范围第16项所记载之半导体积体电路,其中:上述记忆装置系高速缓冲记忆体,上述控制装置为中央处理单元。18.一种半导体记忆装置,具备有复数的记忆体单元配置成矩阵状、与具备有同一行之记忆体单元之选择端子连接成共通的复数位元线之记忆体阵列、与放大该记忆体阵列内相互成对之位元线的电位之读出放大器电路,其特征为:具备有读出储存在该记忆体单元的资料的资料滙流排的电位于立刻将要读出资料之时回复到别的可读出的状态的回复动作之开始时序为可以调整的可变延迟电路及设定该可变延迟电路中延迟量的延迟量的设定方法。19.一种半导体装置,其特征为:包含有,复数的字元线、与复数的位元线、与包含前述复数的字元线和前述复数的位元线所结合成的复数记忆体单元之记忆体阵列、与结合上述复数的位元线之放大电路、与接受第1控制讯号,基于该第1控制讯号可变动控制上述字元线自选择状态变化到非选择状态的时序之第1电路、与保持输出上述第1控制讯号之第2电路。20.如申请专利范围第18项所记载之半导体装置,其中:包含有接受第2控制讯号,基于该第2控制讯号可变动控制上述放大电路的动作时序之第3电路,与保持输出上述第2控制讯号之第4控制电路。21.一种半导体装置,其特征为:包含有,复数的第1字元线,与复数的第1位元线,与包含有前述复数的第1字元线和前述复数的第1位元线相结合之复数的第1记忆体单元之第1记忆体阵列,与复数的第2字元线,与复数的第2位元线,与包含有前述复数的第2字元线和前述复数的第2位元线相结合之复数的第2记忆体单元之第2记忆体阵列,与结合上述复数的第1位元线之第1放大电路,与结合上述复数的第2位元线之第2放大电路,与接受控制讯号,基于上述控制讯号可变动控制上述第1放大电路的动作时序之第1电路,与接受控制讯号,基于上述控制讯号可变动控制上述第2放大电路的动作时序之第2电路,与保持输出上述控制讯号之第3电路。图式简单说明:图1系显示适用本发明适合的时脉讯号同步型静态RAM之一实施例的方块图。图2系显示有关本发明之读出放大器电路之一实施例的电路构成图。图3系显示在实施例之同步型SRAM的资料读出动作时之讯号变化时序图。图4系显示适用本发明之时脉讯号同步型静态RAM的概略构成例方块图。图5系显示用以调整适用本发明之时脉讯号同步型静态RAM中的时序的电路具体例之电路构成图。图6A、图6B系显示用以调整适用本发明之时脉讯号同步型静态RAM中的时序的电路之中可变延迟电路配置例的配置说明图。图7A、图7B系显示将可变延迟电路之配置例想办法之情形及不想办法之情形中的讯号时序差异之配置说明图。图8系显示适用本发明之同步型静态RAM中由制造工程进行测试及制品完成为止之顺序的流程图。图9系显示适用本发明之同步型静态RAM的第2实施例之概略构成例的方块图。图10系显示第2实施例之同步型SRAM在资料动作时之讯号变化的时序图。图11系显示适用本发明之同步型静态RAM的第3实施例之概略构成例的方块图。图12系显示第3实施例之同步型SRAM在资料动作时之讯号变化的时序图。图13系显示适用本发明之同步型静态RAM的第4实施例之概略构成例的方块图。图14系显示第4实施例之同步型SRAM在资料写入动作时及读出动作时之讯号变化的时序图。图15系显示作为内部装有记忆体的半导体积体电路之一例的微电脑之概略构成方块图。图16系显示同步型静态RAM之概略构成例的方块图。 |
