| 摘要 |
一种积体电路中测量各结构之电容所用之电路配置，其包含一种测试结构(10)及一种参考结构(20)，具有第1(S1)和第二串联电路(S2)，其分别包含二个电晶体(T1,T2；T3,T4)，各串联电路之各电晶体之受控制之区段互相串联，且各电晶体并联在电源电位用之各供电端(1,2,8)之间，此测试结构(10)之接点(11)连接至第一串联电路(S1)之电晶体(T1,T2)之耦合节点(12)，此参考结构(20)之接点(21)连接至第二串联电路(S2)之电晶体(T3,T4)之耦合节点(22)，其特征为：串联电路(S1,S2)之供电端(1,2,8)是与可控制之电压源(9)相连接。利用此种电路配置，则可在测试结构(10)上进行一种与电压有关之差动式电容测量。 |
| 主权项 |
1.一种积体电路中测量各结构之电容所用之电路配置,其包含一种测试结构(10)及一种参考结构(20),-具有第一(S1)和第二串联电路(S2),其分别包含二个电晶体(T1,T2;T3,T4),各串联电路之各电晶体之受控制之区段互相串联,且各电晶体并联在电源电位用之各供电端(1,2,8)之间,-此测试结构(10)之接点(11)连接至第一串联电路(S1)之电晶体(T1,T2)之耦合节点(12),-此参考结构(20)之接点(21)连接至第二串联电路(S2)之电晶体(T3,T4)之耦合节点(22),其特征为:串联电路(S1,S2)之供电端(1,2,8)是与可控制之电压源(9)相连接。2.如申请专利范围第1项之电路配置,其中各串联电路(S1,S2)之电晶体(T1,T2;T3,T4)是NMOS电晶体。3.如申请专利范围第2项之电路配置,其中各NMOS电晶体具有一种隔离之P掺杂井。4.如申请专利范围第1,2或3项之电路配置,其中此测试结构(10)具有NMOS结构。5.如申请专利范围第1,2,3或4项之电路配置,其中此测试结构(10)具有金属导电轨。6.如申请专利范围第1至5项中任一项之电路配置,其中此测试结构(10)之另一接点(13)连接至此积体电路之固定之参考电位(GND)。图式简单说明:第1图先前技艺中测量积体电路中各结构之电容所用之电路配置。第2图本发明中与电压有关之差动式电容测量所用之电路配置。第3图是第2图之电路配置之信号对时间之关系图。 |
