| 主权项 |
1.一种读取通道,包含:一类比转数位转换器;一等化器;将该等化器与该类比转数位转换器互连的一第一通信链结,其中该第一通信链结包含一第一测试埠;一资料快取记忆体;将该第一测试埠与该资料快取记忆体互连的一第二通信链结;一微处理器介面;将该资料快取记忆体与该微处理器互连的一第三通信链结;将该微处理器介面与该等化器互连的一第四通信链结。2.如申请专利范围第1项之读取通道,进一步包含:一中间线性滤波器;将该中间线性滤波器与该等化器互连的一第五通信链结,其中该第五通信链结包含一第二测试埠;将该中间线性滤波器与该资料快取记忆体互连的一第六通信链结;将该微处理器介面与该中间线性滤波器互连的一第七通信链结。3.如申请专利范围第2项之读取通道,进一步包含:一抽样内插器;将该中间线性滤波器与该抽样内插器互连的一第八通信链结,其中该第八通信链结包含一第三测试埠;将该抽样内插器与该资料快取记忆体互连的一第九通信链结;将该微处理器介面与该抽样内插器互连的一第十通信链结。4.如申请专利范围第3项之读取通道,进一步包含:一增益控制模组;将该增益控制模组与该抽样内插器互连的一第十一通信链结,其中该第十一通信链结包含一第四测试埠;将该增益控制模组与该资料快取记忆体互连的一第十二通信链结;将该微处理器介面与该增益控制模组互连的一第十三通信链结。5.如申请专利范围第4项之读取通道,进一步包含:一相位错误产生器;将该增益控制模组与该相位错误产生器互连的一第十四通信链结,其中该第十四通信链结包含一第五测试埠;将该相位错误产生器与该资料快取记忆体互连的一第十五通信链结;将该微处理器介面与该相位错误产生器互连的一第十六通信链结。6.如申请专利范围第5项之读取通道,进一步包含:锁相回圈(PLL)电路;将该相位错误产生器与锁相回圈(PLL)电路互连的一第十七通信链结,其中该第十七通信链结包含一第六测试埠;将该锁相回圈(PLL)电路与该资料快取记忆体互连的一第十八通信链结,将该微处理器介面与该锁相回圈(PLL)电路互连的一第十九通信链结。7.如申请专利范围第6项之读取通道,进一步包含:一相位内插器;将该锁相回圈(PLL)电路与该相位内插器互连的一第二十通信链结,其中该第二十通信链结包含一第七测试埠;将该第七测试埠与该资料快取记忆体互连的一第二十一通信链结;将该相位内插器与该抽样内插器互连的一第二十二通信链结,其中该第二十二通信链结包含一第八测试埠;将该第八测试埠与该资料快取记忆体互连的一第二十三通信链结;将该微处理器介面与该相位内插器互连的一第二十四通信链结。8.如申请专利范围第7项之读取通道,进一步包含:一最大似然性侦测器;将该增益控制模组与该最大似然性侦测器互连的一第二十五通信链结,其中该第二十五通信链结包含一第九测试埠;将该第九测试埠与该资料快取记忆体互连的一第二十六通信链结;将该微处理器介面与该最大似然性侦测器互连的一第二十七通信链结。9.如申请专利范围第8项之读取通道,进一步包含:一错误校正模组;将该错误校正模组与该最大似然性侦测器互连的一第二十八通信链结,其中该第二十八通信链结包含一第十测试埠;将该第十测试埠与该资料快取记忆体互连的一第二十九通信链结;将该微处理器介面与该错误校正模组互连的一第三十通信链结。10.一种专用积体电路,包含:(N个)读取通道;一静态随机存取记忆体(SRAM)记忆体装置,其中该静态随机存取记忆体(SRAM)记忆体装置能够与(N个中)每一读取通道进行通信;一微处理器介面,其中该微处理器介面能够读取该静态随机存取记忆体(SRAM)记忆体装置,且其中该微处理器介面能够与(N个中)每一读取通道进行通信,其中(N)大于或等于1且小于或等于8。11.如申请专利范围第10项之专用积体电路,其中(N)为8。12.如申请专利范围第10项之专用积体电路,其中(N个中)每一读取通道包含:一类比转数位转换器;一等化器;将该等化器与该类比转数位转换器互连的一第一通信链结,其中该第一通信链结包含一第一测试埠;将该第一测试埠与该资料快取记忆体互连的一第二通信链结;将该资料快取记忆体与该微处理器介面互连的一第三通信链结;将该微处理器介面与该等化器互连的一第四通信链结。13.如申请专利范围第12项之专用积体电路,其中(N个中)每一读取通道进一步包含:一中间线性滤波器;将该中间线性滤波器与该等化器互连的一第五通信链结,其中该第五通信链结包含一第二测试埠;将该中间线性滤波器与该资料快取记忆体互连的一第六通信链结;将该微处理器介面与该中间线性滤波器互连的一第七通信链结。14.如申请专利范围第13项之专用积体电路,其中(N个中)每一读取通道进一步包含:一抽样内插器;将该中间线性滤波器与该抽样内插器互连的一第八通信链结,其中该第八通信链结包含一第三测试埠;将该抽样内插器与该资料快取记忆体互连的一第九通信链结;将该微处理器介面与该抽样内插器互连的一第十通信链结。15.如申请专利范围第14项之专用积体电路,其中(N个中)每一读取通道进一步包含:一增益控制模组;将该增益控制模组与该抽样内插器互连的一第十一通信链结,其中该第十一通信链结包含一第四测试埠;将该增益控制模组与该资料快取记忆体互连的一第十二通信链结;将该微处理器介面与该增益控制模组互连的一第十三通信链结。16.如申请专利范围第15项之专用积体电路,其中(N个中)每一读取通道进一步包含:一相位错误产生器;将该增益控制模组与该相位错误产生器互连的一第十四通信链结,其中该第十四通信链结包含一第五测试埠;将该相位错误产生器与该资料快取记忆体互连的一第十五通信链结;将该微处理器介面与该相位错误产生器互连的一第十六通信链结。17.如申请专利范围第16项之专用积体电路,其中(N个中)每一读取通道进一步包含:锁相回圈(PLL)电路;将该相位错误产生器与锁相回圈(PLL)电路互连的一第十七通信链结,其中该第十七通信链结包含一第六测试埠;将该锁相回圈(PLL)电路与该资料快取记忆体互连的一第八通信链结;将该微处理器介面与该锁相回圈(PLL)电路互连的一第十九通信链结。18.如申请专利范围第17项之专用积体电路,其中(N个中)每一读取通道进一步包含:一相位内插器;将该锁相回圈(PLL)电路与该相位内插器互连的一第二十通信链结,其中该第二十通信链结包含一第七测试埠;将该第七测试埠与该资料快取记忆体互连的一第二十一通信链结;将该相位内插器与该抽样内插器互连的一第二十二通信链结,其中该第二十二通信链结包含一第八测试埠;将该第八测试埠与该资料快取记忆体互连的一第二十三通信链结,将该微处理器介面与该相位内插器互连的一第二十四通信链结。19.如申请专利范围第18项之专用积体电路,其中(N个中)每一读取通道进一步包含:一最大似然性侦测器;将该增益控制模组与该最大似然性侦测器互连的一第二十五通信链结,其中该第二十五通信链结包含一第九测试埠;将该第九测试埠与该资料快取记忆体互连的一第二十六通信链结;将该微处理器介面与该最大似然性侦测器互连的一第二十七通信链结。20.如申请专利范围第19项之专用积体电路,其中(N个中)每一读取通道进一步包含:一错误校正模组;将该错误校正模组与该最大似然性侦测器互连的一第二十八通信链结,其中该第二十八通信链结包含一第十测试埠;将该第十测试埠与该资料快取记忆体互连的一第二十九通信链结,将该微处理器介面与该错误校正模组互连的一第三十通信链结。21.一种使用一读取通道从一资讯储存媒体读取资讯之方法,其中包含以下步骤:于一时间区间产生包含该资讯的一类比波形;于该时间区间将该类比波形提供给该读取通道;提供包含该读取通道其一或更多第一作业参数的一控制器;将该一或更多第一作业参数提供给该读取通道;于该时间区间的一第一部分期间使用该一或更多第一作业参数从该类比波形产生一数位信号;设定一错误校正率门限;于该时间区间之第一部分期间以一实际错误校正率进行该数位信号的错误校正;决定该实际错误校正率是否大于该错误校正率门限;如果该实际错误校正率不大于该错误校正率门限,则进行:于该时间区间期间使用该一或更多第一作业参数继续产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间将该数位信号储存于该资料快取记忆体中;于时间区间之第一部分期间藉由该控制器从该快取记忆体读取该数位信号;于该时间区间之第一部分期间藉由该控制器产生一或更多第二作业参数;于该时间区间之第一部分期间将一或更多第二作业参数提供给该读取通道;于该时间区间的一第二部分期间使用该一或更多第二作业参数产生该数位信号。22.如申请专利范围第21项之方法,其中该读取通道包含一等化器,且其中该控制器包含一或更多第一等化器作业参数,进一步包含以下步骤:将该一或更多第一等化器作业参数提供给该等化器;于该时间区间之第一部分期间使用该一或更多第一等化器作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二等化器作业参数;于该时间区间之第一部分期间将一或更多第二等化器作业参数提供给该等化器;于该时间区间之第二部分期间使用该一或更多第二作业参数产生该数位信号。23.如申请专利范围第21项之方法,其中该读取通道包含一中间线性滤波器,且其中该控制器包含一或更多第一中间线性滤波器作业参数,其进一步包含以下步骤:将该一或更多第一等化器作业参数提供给该中间线性滤波器;于该时间区间之第一部分期间使用该一或更多第一中间线性滤波器作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二中间线性滤波器作业参数;于该时间区间之第一部分期间将该一或更多第二中线性滤波器作业参数提供给该中间线性滤波器;于该时间区间之第二部分期间使用该一或更多第二中间线性滤波器作业参数产生该数位信号。24.如申请专利范围第21项之方法,其中该读取通道包含一抽样内插器,且其中该控制器包含一或更多第一抽样内插器作业参数,其进一步包含以下步骤:将该一或更多第一抽样内插器作业参数提供给该抽样内插器;于该时间区间之第一部分期间使用该一或更多第一抽样内插器作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二抽样内插器作业参数;于该时间区间之第一部分期间将一或更多第二抽样内插器作业参数提供给该抽样内插器;于该时间区间之第二部分期间使用该一或更多第二抽样内插器参数产生该数位信号。25.如申请专利范围第21项之方法,其中该读取通道包含一增益控制模组,且其中该控制器包含一或更多第一增益控制模组作业参数,其进一步包含以下步骤:将一或更多第一增益控制模组作业参数提供给该增益控制模组;于该时间区间之第一部分期间使用该一或更多第一增益控制模组作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二增益控制模组作业参数;于该时间区间之第一部分期间将该一或更多第二增益控制模组作业参数提供给该增益控制模组;于该时间区间资讯第二部分期间使用该一或更多第二增益控制模组作业参数产生该数位信号。26.如申请专利范围第21项之方法,其中该读取通道包含一相位错误产生器,且其中该控制器包含一或更多第一相位错误产生器作业参数,其进一步包含以下步骤:将该一或更多第一相位错误产生器作业参数提供给该相位错误产生器;于该时间区间之第一部分期间使用该一或更多第一相位错误产生器作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多相位错误产生器作业参数;于该时间区间之第一部分期间将该一或更多第二相位错误产生器作业参数提供给该相位错误产生器;于该时间区间之第二部分期间使用该一或更多第二相位错误产生器作业参数产生该数位信号。27.如申请专利范围第21项之方法,其中该读取通道进一步包含一锁相回圈(PLL)电路,且其中该控制器包含一或更多第一锁相回圈(PLL)电路作业参数,其进一步包含以下步骤:将该一或更多第一锁相回圈(PLL)电路作业参数提供给该一锁相回圈(PLL)电路;于该时间区间之第一部分期间使用该一或更多第一锁相回圈(PLL)电路作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二锁相回圈(PLL)电路作业参数;于该时间区间之第一部分期间将该一或更多第二锁相回圈(PLL)电路作业参数提供给该锁相回圈(PLL)电路;于该时间区间之第二部分期间使用该一或更多第二锁相回圈(PLL)电路作业参数产生该数位信号。28.如申请专利范围第21项之方法,其中该读取通道包含一相位内插器,且其中该控制器包含一或更多第一相位内插器作业参数,其进一步包含以下步骤:将该一或更多第一相位内插器作业参数提供给该相位内插器;于该时间区间之第一部分期间使用该一或更多第一相位内插器作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二相位内插器作业参数;于该时间区间之第一部分期间将该一或更多第二相位内插器作业参数提供给该相位内插器;于该时间区间之第二部分期间使用该一或更多第二相位内插器作业参数产生该数位信号。29.如申请专利范围第21项之方法,其中该读取通道包含一最大似然性侦测器,且其中该控制器包含一或更多第一最大似然性侦测器作业参数,其进一步包含以下步骤:将该一或更多第一最大似然性侦测器作业参数提供给该最大似然性侦测器;于该时间区间之第一部分期间使用该一或更多第一最大似然性侦测器作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二最大似然性侦测器作业参数;于该时间区间之第一部分期间将该一或更多第二最大似然性侦测器作业参数提供给该抽样内插器;于该时间区间之一第二部分期间使用该一或更多第二最大似然性侦测器作业参数产生该数位信号。30.一种包含一电脑可使用媒体之制造物品,其中具有配置于其中且使用一读取通道从一资讯储存媒体读取资讯之电脑可读取程式码,其中该制造物品进一步包含一控制器和该读取通道的一或更多第一作业参数,且其中该读取通道包含一资料快取记忆体,该电脑可读取程式码包含一连串电脑可读取程式步骤,致使:于一时间区间产生包含该资讯的一类比波形;于该时间区间将类比波形提供给该读取通道;将该一或更多第一作业参数提供给该读取通道;于该时间区间的一第一部分期间使用该一或更多第一作业参数从该类比波形产生一数位信号;设定一错误校正率门限;于该时间区间之第一部分期间以一实际错误校正率进行该数位信号的错误校正;决定该实际错误校正率是否大于该错误校正率门限;如果该实际错误校正率不大于该错误校正率门限,则进行:于该时间区间继续使用该一或更多第一作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间将该数位信号储存于该资料快取记忆体;于该时间区间之第一部分期间藉由该控制器从该快取记忆体读取该数位信号;于该时间区间之第一部分期间藉由该控制器产生一或更多第二作业参数;于该时间区间之第一部分期间将该一或更多第二作业参数提供给该读取通道;于该时间区间的一第二部分期间使用该一或更多第二作业参数产生该数位信号。31.如申请专利范围第30项之制造物品,其中该读取通道包含一等化器,且其中该控制器包含一或更多第一等化器作业参数,该电脑可读取程式码进一步包含一连串电脑可读取程式步骤,致使:将该一或更多第一等化器作业参数提供给该等化器;于该时间区间之第一部分期间使用该一或更多第一等化器作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二等化器作业参数;于该时间区间之第一部分期间将一或更多第二等化器作业参数提供给该等化器;于该时间区间之第二部分期间使用该一或更多第二等化器作业参数产生该数位信号。32.如申请专利范围第30项之制造物品,其中该读取通道包含一中间线性滤波器,且其中该控制器包含一或更多第一中间线性滤波器作业参数,该电脑可读取程式码进一步包含一连串电脑可读取程式步骤,致使:将该一或更多第一等化器作业参数提供给该中间线性滤波器;于该时间区间之第一部分期间使用该一或更多第一中间线性滤波器作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二中间线性滤波器作业参数;于该时间区间之第一部分期间将该一或更多第二中间线性滤波器作业参数提供给该中间线性滤波器;于该时间区间之第二部分期间使用该一或更多第二中间线性滤波器作业参数产生该数位信号。33.如申请专利范围第30项之制造物品,其中该读取通道包含一抽样内插器,且其中该控制器包含一或更多第一抽样内插器作业参数,该电脑可读取程式码进一步包含一连串电脑可读取程式步骤,致使:将该一或更多第一抽样内插器作业参数提供给该抽样内插器;于该时间区间之第一部分期间使用该一或更多第一抽样内插器作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二抽样内插器作业参数;于该时间区间之第一部分期间将该一或更多第二抽样内插器作业参数提供给该抽样内插器;于该时间区间之第二部分期间使用该一或更多第二抽样内插器参数产生该数位信号。34.如申请专利范围第30项之制造物品,其中该读取通道包含一增益控制模组,且其中该控制器包含一或更多第一增益控制模组作业参数,该电脑可读取程式码进一步包含一连串电脑可读取程式步骤,致使:将该一或更多第一增益控制模组作业参数提供给该增益控制模组;于该时间区间之第一部分期间使用该一或更多第一增益控制模组作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二增益控制模组作业参数;于该时间区间之第一部分期间将该一或更多第二增益控制模组作业参数提供给该增益控制模组;于该时间区间之第二部分期间使用该一或更多第二增益控制模组作业参数产生该数位信号。35.如申请专利范围第30项之制造物品,其中该读取通道包含一相位错误产生器,且其中该控制器包含一或更多第一相位错误产生器作业参数,该电脑可读取程式码进一步包含一连串电脑可读取程式步骤,致使:将该一或更多第一相位错误产生器作业参数提供给该相位错误产生器;于该时间区间之第一部分期间使用该一或更多第一相位错误产生器作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二相位错误产生器作业参数;于该时间区间之第一部分期间将该一或更多第二相位错误产生器作业参数提供给该相位错误产生器;于该时间区间之第二部分期间使用该一或更多第二相位错误产生器作业参数产生该数位信号。36.如申请专利范围第30项之制造物品,其中该读取通道包含一锁相回圈(PLL)电路,且其中该控制器包含一或更多第一锁相回圈(PLL)电路作业参数,该电脑可读取程式码进一步包含一连串电脑可读取程式步骤,致使:将该一或更多第一锁相回圈(PLL)电路作业参数提供给该锁相回圈(PLL)电路;于该时间区间之第一部分期间使用该一或更多第一锁相回圈(PLL)电路作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二锁相回圈(PLL)电路作业参数;于该时间区间之第一部分期间将一或更多第二锁相回圈(PLL)电路作业参数提供给该锁相回圈(PLL)电路;于该时间区间之第二部分期间使用该一或更多第二锁相回圈(PLL)电路作业参数产生该数位信号。37.如申请专利范围第30项之制造物品,其中该读取通道包含一相位内插器,且其中该控制器包含一或更多第一相位内插器作业参数,该电脑可读取程式码进一步包含一连串电脑可读取程式步骤,致使:将该一或更多第一相位内插器作业参数提供给该相位内插器;于该时间区间之第一部分期间使用该一或更多第一相位内插器作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二相位内插器作业参数;于该时间区间之第一部分期间将该一或更多第二相位内插器作业参数提供给该相位内插器;于该时间区间之第二部分期间使用该一或更多第二相位内插器作业参数产生该数位信号。38.如申请专利范围第30项之制造物品,其中该读取通道包含一最大似然性侦测器,且其中该控制器包含一或更多第一最大似然性性侦测器作业参数,该电脑可读取程式码进一步包含一连串电脑可读取程式步骤,致使:将该一或更多第一最大似然性侦测器作业参数提供给该最大似然性侦测器;于该时间区间之第一部分期间使用该一或更多第一最大似然性侦测器作业参数产生该数位信号;如果该实际错误校正率大于该错误校正率门限,则进行:于该时间区间之第一部分期间藉由该控制器产生一或更多第二最大似然性侦测器作业参数;于该时间区间之第一部分期间将该一或更多第二最大似然性侦测器作业参数提供给该抽样内插器;于该时间区间的一第二部分期间使用一或更多第二最大似然性侦测器作业参数产生该数位信号。39.一种可与一可程式电脑处理器一起使用之电脑程式产品,其中具体实施使用一读取通道从一资讯储存媒体读取资讯之电脑可读取程式码,其中该读取通道包含一资料快取记忆体,包含:造成该可程式电脑处理器于一时间区间产生包含该资讯的一类比波形之电脑可读取程式码;造成该可程式电脑处理器于该时间区间将该类比波形提供给一读取通道之电脑可读取程式码,其中该读取通道包含一资料快取记忆体;造成该可程式电脑处理器将一或更多第一作业参数提供给该读取通道之电脑可读取程式码;造成该可程式电脑处理器于该时间区间的一第一部分期间使用该一或更多第一作业参数从该类比波形产生一数位信号之电脑可读取程式码;造成该可程式电脑处理器撷取一错误校正率门限之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间以一实际错误校正率进行该数位信号的错误校正之电脑可读取程式码;造成该可程式电脑处理器决定该实际错误校正率是否大于该错误校正率门限之电脑可读取程式码;如果该实际错误校正率不大于该错误校正率门限则造成该可程式电脑处理器于该时间区间使用该一或更多第一作业参数继续产生该数位信号之电脑可读取程式码;如果该实际错误校正率大于该错误校正率门限则造成该可程式电脑处理器于该时间区间之第一部分期间将该数位信号储存于该资料快取记忆体之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间从该快取记忆体读取该数位信号之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间产生一或更多第二作业参数之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间将该一或更多第二作业参数提供给该读取通道之电脑可读取程式码;造成该可程式电脑处理器于该时间区间的一第二部分期间使用该一或更多第二作业参数产生该数位信号之电脑可读取程式码。40.如申请专利范围第39项之电脑程式产品,其中该读取通道进一步包含一等化器,其进一步包含:一或更多第一等化器作业参数;造成该可程式电脑处理器将该一或更多第一等化器作业参数提供给该等化器之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间使用该一或更多第一等化器作业参数产生该数位信号之电脑可读取程式码;如果该实际错误校正率大于该错误校正率门限,则造成该可程式电脑处理器于该时间区间之第一部分期间产生一或更多第二等化器作业参数之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间将该一或更多第二等化器作业参数提供给该等化器之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第二部分期间使用该一或更多第二等化器作业参数产生该数位信号之电脑可读取程式码。41.如申请专利范围第39项之电脑程式产品,其中该读取通道进一步包含一中间线性滤波器,其进一步包含:一或更多第一中间线性滤波器作业参数;造成该可程式电脑处理器将一或更多第一中间线性滤波器作业参数提供给该中间线性滤波器之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间使用该一或更多第一中间线性滤波器作业参数产生该数位信号之电脑可读取程式码;如果该实际错误校正率大于该错误校正率门限,则造成该可程式电脑处理器于该时间区间之第一部分期间产生一或更多第二中间线性滤波器作业参数之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间将该一或更多第二中间线性滤波器作业参数提供给该中间线性滤波器之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第二部分期间使用该一或更多第二中间线性滤波器作业参数产生该数位信号之电脑可读取程式码。42.如申请专利范围第39项之电脑程式产品,其中该读取通道进一步包含一抽样内插器,其进一步包含:一或更多第一抽样内插器作业参数;造成该可程式电脑处理器将该一或更多第一抽样内插器作业参数提供给该抽样内插器之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间使用该一或更多第一抽样内插器作业参数产生该数位信号之电脑可读取程式码;如果该实际错误校正率大于该错误校正率门限,则造成该可程式电脑处理器于该时间区间之第一部分期间产生一或更多第二抽样内插器作业参数之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间将该一或更多第二抽样内插器作业参数提供给该抽样内插器之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第二部分期间使用该一或更多第二抽样内插器作业参数产生该数位信号之电脑可读取程式码。43.如申请专利范围第39项之电脑程式产品,其中该读取通道进一步包含一增益控制模组,其进一步包含:一或更多第一增益控制模组作业参数;造成该可程式电脑处理器将该一或更多第一增益控制模组作业参数提供给该增益控制模组之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间使用该一或更多第一增益控制模组作业参数产生该数位信号之电脑可读取程式码;如果该实际错误校正率大于该错误校正率门限,则造成该可程式电脑处理器于该时间区间之第一部分期间产生一或更多第二增益控制模组作业参数之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间将该一或更多第二增益控制模组作业参数提供给该增益控制模组之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第二部分期间使用该一或更多第二增益控制模组作业参数产生该数位信号之电脑可读取程式码。44.如申请专利范围第39项之电脑程式产品,其中该读取通道进一步包含一相位错误产生器,其进一步包含:一或更多第一相位错误产生器作业参数;造成该可程式电脑处理器将该一或更多第一相位错误产生器作业参数提供给该相位错误产生器之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间使用该一或更多第一相位错误产生器作业参数产生该数位信号之电脑可读取程式码;如果该实际错误校正率大于该错误校正率门限,则造成该可程式电脑处理器于该时间区间之第一部分期间产生一或更多第二相位错误产生器作业参数之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间将该一或更多第二相位错误产生器作业参数提供给该相位错误产生器之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第二部分期间使用该一或更多第二相位错误产生器作业参数产生该数位信号之电脑可读取程式码;于该时间区间之第一部分期间,将该一或更多第二相位错误产生器作业参数提供给该相位错误产生器;于该时间区间之第二部分期间使用该一或更多第二相位错误产生器作业参数产生该数位信号。45.如申请专利范围第39项之电脑程式产品,其中该读取通道进一步包含一锁相回圈(PLL)电路,其进一步包含:一或更多第一锁相回圈(PLL)电路作业参数;造成该可程式电脑处理器将一或更多第一锁相回圈(PLL)电路作业参数提供给该锁相回圈(PLL)电路之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间使用该一或更多第一锁相回圈(PLL)电路作业参数产生该数位信号之电脑可读取程式码;如果该实际错误校正率大于该错误校正率门限,则造成该可程式电脑处理器于该时间区间之第一部分期间产生一或更多第二锁相回圈(PLL)电路作业参数之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间将该一或更多第二锁相回圈(PLL)电路作业参数提供给该锁相回圈(PLL)电路之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第二部分期间使用该一或更多第二锁相回圈(PLL)电路作业参数产生该数位信号之电脑可读取程式码。46.如申请专利范围第39项之电脑程式产品,其中该读取通道进一步包含一相位内插器,其进一步包含:一或更多第一相位内插器作业参数;造成该可程式电脑处理器将一或更多第一相位内插器作业参数提供给该相位内插器之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间使用该一或更多第一相位内插器作业参数产生该数位信号之电脑可读取程式码;如果该实际错误校正率大于该错误校正率门限,则造成该可程式电脑处理器于该时间区间之第一部分期间产生一或更多第二相位内插器作业参数之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间将该一或更多第二相位内插器作业参数提供给该相位内插器之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第二部分期间使用该一或更多第二相位内插器作业参数产生该数位信号之电脑可读取程式码。47.如申请专利范围第39项之电脑程式产品,其中该读取通道进一步包含一最大似然性侦测器,其进一步包含:一或更多第一最大似然性侦测器作业参数;造成该可程式电脑处理器将该一或更多第一最大似然性侦测器作业参数提供给该最大似然性侦测器之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间使用该一或更多第一最大似然性侦测器作业参数产生该数位信号之电脑可读取程式码;如果该实际错误校正率大于该错误校正率门限,则造成该可程式电脑处理器于该时间区间之第一部分期间产生一或更多第二最大似然性侦测器作业参数之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第一部分期间将该一或更多第二最大似然性侦测器作业参数提供给该最大似然性侦测器之电脑可读取程式码;造成该可程式电脑处理器于该时间区间之第二部分期间使用该一或更多第二最大似然性侦测器作业参数产生该数位信号之电脑可读取程式码。图式简单说明:图1系申请人之资料储存及撷取系统其一具体实施例的一透视图;图2系一磁带头之磁轨布局的一图形;图3系显示申请人之资料储存及撷取系统其一具体实施例之组件的一方块图;图4系显示申请人之读取通道组合之组件的一方块图;图5系显示将复数个读取通道与一资料快取记忆体互连之通信链结的一方块图;图6系显示从8个不同测试埠捕捉资讯之多工器/多工解讯器电路及通信链结的一方块图;图7系显示从4个不同测试埠捕捉资讯之多工器/多工解讯器电路及通信链结的一方块图;图8系显示从2个不同测试埠捕捉资讯之多工器/多工解讯器电路及通信链结的一方块图;图9系显示用以从1测试埠捕捉资讯之多工器/多工解讯器电路及通信链结的一方块图;图10系汇总从一资讯储存媒体读取资讯之申请人之方法步骤的一流程;以及图11系汇总从(N个)测试埠捕捉资料之申请人之方法步骤的一流程。 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