| 主权项 |
1.一种用于互连半导体组件的载体,其包括:一第一介面,其具有一连接至至少一半导体组件的连接线;一第二介面,其具有一连接至一封装层的连接线;一介于该等第一和第二介面之间的基板层,其具有建构于其中的至少一个通道,用以连接该等第一和第二介面的该等连接线;至少一被动组件,其系建构于该基板层之中;以及和该第一介面相关联的一组导电组件,用以将该至少一被动组件连接至该等半导体组件及/或该封装层。2.如申请专利范围第1项之用于互连半导体组件的载体,其中该组导电组件包括一或多个接触触点、复数个互连通道、及/或复数条互连线路,其可以电亲近连接的方式将该至少一被动组件连接至该等半导体组件以及该另一层封装,用以提供一条具有快速充电和放电的路径,从而提供快速的响应时间。3.如申请专利范围第1项之用于互连半导体组件的载体,其中可以一低介电常数绝缘体来涂布该至少一个通道,并且于其中填充导电材料,用以形成导电元件。4.如申请专利范围第3项之用于互连半导体组件的载体,其中该低介电常数绝缘体为从由下面所组成之群中所选出的材料:氧化矽;非晶氮氢化矽;碳化矽;含有Si、C、O和H的非晶膜及其组合物。5.如申请专利范围第1项之用于互连半导体组件的载体,其中该基板系由矽所制成。6.如申请专利范围第1项之用于互连半导体组件的载体,其中该半导体晶片会藉由复数个微接合输入/输出接点被连接至该第一介面。7.如申请专利范围第1项之用于互连半导体组件的载体,其中该第二介面会藉由复数个受控摺叠晶片连接球被连接至该封装层。8.如申请专利范围第1项之用于互连半导体组件的载体,其中该至少一被动组件包括一解耦电容器。9.如申请专利范围第8项之用于互连半导体组件的载体,其中该至少一解耦电容器包括多个沟渠电容器。10.如申请专利范围第9项之用于互连半导体组件的载体,其中该等沟渠电容器包括:一由复数个沟渠所组成的阵列,其会从该基板的表面延伸至该基板之中;以及该等沟渠会以一第一导电材料、一高介电常数绝缘体,以及一第二导电材料为衬里,用以形成一沟渠电容器。11.如申请专利范围第10项之用于互连半导体组件的载体,其中该等沟渠的宽度介于100nm至1000nm之间,而深度与宽度比例则介于2至50之间。12.如申请专利范围第10项之用于互连半导体组件的载体,其中该第一导电材料为从由下面所组成之群中所选出的:W、Ti、Ta、Co、Zr、Hf、其导电氮化物、其矽化物、其导电氮矽化物、及其组合物;Cu、Ni、Pt、Zr;Nb、Mo、V、Ir、Re、Rt及其组合物。13.如申请专利范围第10项之用于互连半导体组件的载体,其中该高介电常数绝缘体为从由下面所组成之群中所选出的:氮化矽、氮氧化矽、氧化铝、氮化铝、氧化锆、氧化铪、氧化钽、钛酸钡锶、钛酸钡锆及其组合物。14.如申请专利范围第9项之用于互连半导体组件的载体,其中该第二导电材料为从由下面所组成之群中所选出的:W、Ti、Ta、Co、Zr、Hf、其导电氮化物、其矽化物、其导电氮矽化物;Cu、Ni、Pt、Zr;Nb、Mo、V、Ir、Re、Rt及其组合物;以及多晶矽。15.如申请专利范围第9项之用于互连半导体组件的载体,其中该深沟渠电容器包括一金属-绝缘体-金属沟渠电容器。16.如申请专利范围第9项之用于互连半导体组件的载体,其中该沟渠电容器包括一金属-绝缘体-矽沟渠电容器。17.如申请专利范围第15项之用于互连半导体组件的载体,其中该金属-绝缘体-金属沟渠电容器包括:一由复数个沟渠所组成的阵列,其会延伸至该基板之中;一底部导电层,其系藉由于该等沟渠表面上沉积一金属涂料而形成的;以及该等已涂布金属的沟渠会以一高介电常数绝缘体以及一第三导电材料为衬里,用以形成一沟渠电容器。18.如申请专利范围第16项之用于互连半导体组件的载体,其中该金属-绝缘体-矽沟渠电容器包括:一由复数个沟渠所组成的阵列,其会延伸至该基板之中;一底部导电层,其系藉由于掺杂该基板而形成的;以及该等已掺杂的沟渠会以一高介电常数绝缘体以及一第三导电材料为衬里,用以形成一沟渠电容器。19.如申请专利范围第8项之用于互连半导体组件的载体,其中该解耦电容器系一通道型电容器,其进一步包括:一底部导电层,其系藉由于一通道的该等内护壁上沉积一金属涂料而形成的;一由高介电常数绝缘体所构成的涂料,用以于该通道之该等已涂布金属之护壁上形成衬里;一位于该通道之内部的导电填充料;以及其中该解耦电容器的形成方式系以该介电衬里作为该电容器介电质,以该内部导电填充料作为其中一块板子,并且以该金属涂料作为另一块板子。20.如申请专利范围第8项之用于互连半导体组件的载体,其中该解耦电容器系一通道型电容器,其进一步包括:一由高介电常数绝缘体所构成的涂料,其系位于一通道之该等内护壁之上;一位于该通道之内部的导电填充料;该基板层中的一高度掺杂区,其系位于该通道旁边;以及其中该解耦电容器的形成方式系以该介电涂料作为该电容器介电质,以该内部导电填充料作为其中一块板子,并且以该基板的高度掺杂区作为另一块板子。21.如申请专利范围第9项之用于互连半导体组件的载体,进一步包括至少一通道型电容器,其包括:一由高介电常数绝缘体所构成的涂料,其系位于一通道之该等内护壁之上;一位于该通道之内部的导电填充料;该基板层中的一高度掺杂区,其系位于该通道旁边;以及其中该解耦电容器的形成方式系以该介电涂料作为该电容器介电质,以该内部导电填充料作为其中一块板子,并且以该基板的高度掺杂区作为另一块板子。22.如申请专利范围第1项之用于互连半导体组件的载体,其中该至少一被动组件包括一电阻性元件,其进一步包括:一掺杂基板层,其电阻率可降低因杂讯所导致的电压变动情形;一绝缘涂料,用以隔离该基板层和该第一介面;一被建构于该绝缘涂料中的通道,用以提供一通往该第一介面之该连接线的导电路径;一绝缘触点,用以隔离该基板和该第二介面,该绝缘触点内会建构一条导电路径,用以将该基板连接至该第二介面处的该连接线。23.如申请专利范围第9项之用于互连半导体组件的载体,进一步包括:一电阻性元件,其包括:一掺杂基板层,其电阻率可降低因杂讯所导致的电压变动情形;一绝缘涂料,用以隔离该基板层和该第一介面;一被建构于该绝缘涂料中的通道,用以提供一通往该第一介面之该连接线的导电路径;一绝缘触点,用以隔离该基板和该第二介面,该绝缘触点内会建构一条导电路径,用以将该基板连接至该第二介面处的该连接线。24.如申请专利范围第22项之用于互连半导体组件的载体,其中该电阻性元件系被建构成具有阶级式的电阻率。25.如申请专利范围第24项之用于互连半导体组件的载体,其中越往该第二介面该阶级式电阻率便越高。26.如申请专利范围第8项之用于互连半导体组件的载体,进一步包括一电阻性元件,其包括:一掺杂矽基板层,其电阻率可降低因杂讯所导致的电压变动情形;一绝缘涂料,用以隔离该基板层和该第一介面;一被建构于该绝缘涂料中的通道,用以提供一通往该第一介面之该连接线的导电路径;一绝缘触点,用以隔离该基板和该第二介面,该绝缘触点内会建构一条导电路径,用以将该基板连接至该第二介面处的该连接线。27.如申请专利范围第21项之用于互连半导体组件的载体,进一步包括一电阻性元件,其包括:一掺杂矽基板层,其电阻率可降低因杂讯所导致的电压变动情形;一绝缘涂料,用以隔离该基板层和该第一介面;一被建构于该绝缘涂料中的通道,用以提供一通往该第一介面之该连接线的导电路径;一绝缘触点,用以隔离该基板和该第二介面,该绝缘触点内会建构一条导电路径,用以将该基板连接至该第二介面处的该连接线。28.一种用于互连半导体组件的载体,其包括:一第一介面,其具有一连接至至少一半导体组件的连接线;一第二介面,其具有一连接至一封装层的连接线;一介于该等第一和第二介面之间的基板层,其具有建构于其中的至少一个通道,用以连接该等第一和第二介面的该等连接线;一由复数个沟渠所组成的阵列,其会从该基板层的表面延伸至该基板层之中,并且可被调适成用以作为组件;以及和该第一介面相关联的一组导电组件,用以互连该等沟渠组件,并且将该等沟渠组件连接至该等半导体组件。29.一种用于互连半导体组件的载体,其包括:一第一介面,其具有一连接至至少一半导体组件的连接线;一第二介面,其具有一连接至一封装层的连接线;一介于该等第一和第二介面之间的基板层,其具有建构于其中的至少一个通道,用以连接该等第一和第二介面的该等连接线;至少一记忆体单元,其系形成于该基板层之中;以及和该第一介面相关联的一组导电组件,用以将该记忆体单元连接至该等半导体组件。30.如申请专利范围第29项之用于互连半导体组件的载体,进一步包括至少一辅助通道,其系被连接至该至少一记忆体单元,用以允许将该至少一记忆体单元直接连接至该封装层。31.一种用于互连半导体组件的载体,其包括:一第一介面,其具有一连接至至少一半导体组件的连接线;一第二介面,其具有一连接至一封装层的连接线;一介于该等第一和第二介面之间的基板层,其具有建构于其中的至少一个通道,用以连接该等第一和第二介面的该等连接线;至少一光电子结构,其系位于该基板层之中;以及和该第一介面相关联的一组导电组件,用以将该光电子结构连接至该等半导体组件。32.如申请专利范围第31项之用于互连半导体组件的载体,进一步包括至少一辅助通道,其系被连接至该至少一光电子,用以允许将该至少一光电子结构直接连接至该另一封装层。33.如申请专利范围第28项之用于互连半导体组件的载体,其中该组导电组件包括一或多个接触触点、互连通道、及/或互连线路。34.如申请专利范围第28项之用于互连半导体组件的载体,其中该基板系由矽所制成。35.如申请专利范围第28项之用于互连半导体组件的载体,其中该半导体组件会藉由复数个微接合输入/输出接点被连接至该第一介面。36.如申请专利范围第28项之用于互连半导体组件的载体,其中该第二介面会藉由复数个受控摺叠晶片连接球被连接至另一封装层。37.如申请专利范围第28项之用于互连半导体组件的载体,进一步包括至少一辅助通道,其系被连接至该沟渠阵列,用以允许将该等沟渠组件直接连接至该封装层。38.如申请专利范围第28项之用于互连半导体组件的载体,其中该沟渠阵列会以一第一导电材料、一高介电常数绝缘体、以及一第二导电材料为衬里,用以形成一深沟渠电容器。39.如申请专利范围第28项之用于互连半导体组件的载体,其中该等沟渠的宽度介于100nm至1000nm之间,而深度与宽度比例则介于2至50之间。40.如申请专利范围第38项之用于互连半导体组件的载体,其中该第一导电材料为从由下面所组成之群中所选出的:W、Ti、Ta、Co、Zr、Hf、其导电氮化物、其矽化物、其导电氮矽化物、及其组合物;Cu、Ni、Pt、Zr;Nb、Mo、V、Ir、Re、Rt及其组合物。41.如申请专利范围第38项之用于互连半导体组件的载体,其中该高介电常数绝缘体为从由下面所组成之群中所选出的:氮化矽、氮氧化矽、氧化铝、氮化铝、氧化锆、氧化铪、氧化钽、钛酸钡锶、钛酸钡锆及其组合物。42.如申请专利范围第38项之用于互连半导体组件的载体,其中该第二导电材料为从由下面所组成之群中所选出的:W、Ti、Ta、Co、Zr、Hf、其导电氮化物、其矽化物以及其导电氮矽化物;Cu、Ni、Pt、Zr;Nb、Mo、V、Ir、Re、Rt及其组合物;以及多晶矽。43.如申请专利范围第38项之用于互连半导体组件的载体,其中该深沟渠电容器包括一金属-绝缘体-金属沟渠电容器。44.如申请专利范围第43项之用于互连半导体组件的载体,其中该金属-绝缘体-金属沟渠电容器包括:一由复数个沟渠所组成的阵列,其会延伸至该基板之中;一底部导电层,其系藉由于该等沟渠表面上沉积一金属涂料而形成的;以及该等已涂布金属的沟渠会以一高介电常数绝缘体以及一第二导电材料为衬里,用以形成一沟渠电容器。45.如申请专利范围第38项之用于互连半导体组件的载体,其中该沟渠电容器包括一金属-绝缘体-矽沟渠电容器。46.如申请专利范围第45项之用于互连半导体组件的载体,其中该金属-绝缘体-矽深沟渠电容器包括:一由复数个沟渠所组成的阵列,其会延伸至该基板之中;一底部导电层,其系利用掺杂物来掺杂该等沟渠之表面处的该基板以及掺杂该等沟渠之表面下方一小幅深度而形成的;以及该等已掺杂的沟渠会以一高介电常数绝缘体以及一第二导电材料为衬里,用以形成一沟渠电容器。47.如申请专利范围第28项之用于互连半导体组件的载体,进一步包括至少一通道型电容器,其包括:一由高介电常数绝缘体所构成的涂料,其系位于一通道之该等内护壁之上;一位于该通道之内部的导电填充料;该基板层中的一高度掺杂区,其系位于该通道旁边;以及其中该解耦电容器的形成方式系以该介电涂料作为该电容器介电质,以该内部导电填充料作为其中一块板子,并且以该基板的该高度掺杂区作为另一块板子。48.如申请专利范围第28项之用于互连半导体组件的载体,进一步包括:一电阻性元件,其包括:一掺杂矽基板层,其电阻率可降低因杂讯所导致的电压变动情形;一绝缘涂料,用以隔离该基板层和该第一介面;一被建构于该绝缘涂料中的通道,用以提供一通往该第一介面之该连接线的导电路径;一绝缘触点,用以隔离该基板和该第二介面,该绝缘触点内会建构一条导电路径,用以将该基板连接至该第二介面处的该连接线。49.如申请专利范围第48项之用于互连半导体组件的载体,其中该电阻性元件系被建构成具有阶级式的电阻率。50.如申请专利范围第49项之用于互连半导体组件的载体,其中越往该第二介面该阶级式电阻率便越高。51.如申请专利范围第47项之用于互连半导体组件的载体,进一步包括一电阻性元件,其包括:一掺杂矽基板层,其电阻率可降低因杂讯所导致的电压变动情形;一绝缘涂料,用以隔离该基板层和该第一介面;一被建构于该绝缘涂料中的通道,用以提供一通往该第一介面之该连接线的导电路径;一绝缘触点,用以隔离该基板和该第二介面,该绝缘触点内会建构一条导电路径,用以将该基板连接至该第二介面处的该连接线。52.一种建构用于互连半导体组件之高密度晶片载体的方法,其步骤如下:建构一第一介面,其具有一连接至至少一半导体组件的连接线;建构一第二介面,其具有一连接至一封装层的连接线;建构一介于该等第一和第二介面之间的基板层,其具有至少一个通道,用以提供一条路径来连接该等第一和第二介面的该等连接线;以及于该基板层中形成至少一被动组件,该被动组件系被连接至该第一介面和该第二介面,连接至该第二介面的该连接线会穿过该至少一通道。53.如申请专利范围第52项之建构用于互连半导体组件之高密度晶片载体的方法,其中该基板系由矽所制成的。54.如申请专利范围第52项之建构用于互连半导体组件之高密度晶片载体的方法,其中该至少一被动组件包括一解耦电容器。55.如申请专利范围第52项之建构用于互连半导体组件之高密度晶片载体的方法,其中该形成一被动组件的步骤包括:于该基板中蚀刻一由复数个沟渠所组成的阵列;以及以一第一导电材料、一高介电常数绝缘体,以及一第二导电材料作为该等沟渠的衬里,用以形成一沟渠电容器。56.如申请专利范围第55项之建构用于互连半导体组件之高密度晶片载体的方法,其中该第一导电材料为从由下面所组成之群中所选出的:W、Ti、Ta、Co、Zr、Hf、其导电氮化物、其矽化物、其导电氮矽化物、及其组合物;Cu、Ni、Pt、Zr;Nb、Mo、V、Ir、Re、Rt及其组合物。57.如申请专利范围第55项之建构用于互连半导体组件之高密度晶片载体的方法,其中该高介电常数绝缘体为从由下面所组成之群中所选出的:氮化矽、氮氧化矽、氧化铝、氮化铝、氧化锆、氧化铪、氧化钽、钛酸钡锶、钛酸钡锆及其组合物。58.如申请专利范围第55项之建构用于互连半导体组件之高密度晶片载体的方法,其中该第一导电材料为从由下面所组成之群中所选出的:W、Ti、Ta、Co、Zr、Hf、其导电氮化物、其矽化物以及其导电氮矽化物;Cu、Ni、Pt、Zr;Nb、Mo、V、Ir、Re、Rt及其组合物;以及多晶矽。59.如申请专利范围第52项之建构用于互连半导体组件之高密度晶片载体的方法,其中该形成一被动组件的步骤包括:于该基板中蚀刻一由复数个沟渠所组成的阵列;以及利用掺杂物来掺杂该基板,用以形成一底部导电层;以及以一高介电常数绝缘体以及一第二导电材料作为该等沟渠的衬里,用以形成一金属-绝缘体-基板沟渠电容器。60.如申请专利范围第59项之建构用于互连半导体组件之高密度晶片载体的方法,其中掺杂该基板的步骤包括掺杂该等沟渠之表面处的该基板以及掺杂该等沟渠之表面下方一小幅深度处以及掺杂沟渠顶部。61.如申请专利范围第59项之建构用于互连半导体组件之高密度晶片载体的方法,其中掺杂该基板的步骤包括利用一高度掺杂矽晶圆作为该载体的主体。62.如申请专利范围第59项之建构用于互连半导体组件之高密度晶片载体的方法,其中掺杂该基板的步骤包括于该等沟渠附近形成一由高度掺杂矽所构成的表层区。63.如申请专利范围第59项之建构用于互连半导体组件之高密度晶片载体的方法,其中该等沟渠的宽度介于100nm至1000nm之间,而深度与宽度比例则介于2至50之间。64.如申请专利范围第59项之建构用于互连半导体组件之高密度晶片载体的方法,其中该底部导电层中的该等掺杂物为从由下面所组成之群中所选出的:As、P、B及其组合物。65.如申请专利范围第64项之建构用于互连半导体组件之高密度晶片载体的方法,其中该等掺杂物的掺杂浓度介于10-18至10-21个原子/cm2之间,用以获得低电阻率(<0.01 ohm-cm)。66.如申请专利范围第60项之建构用于互连半导体组件之高密度晶片载体的方法,其中该矽底部导电层中的该小幅深度的范围介于50nm至500nm之间。67.如申请专利范围第54项之建构用于互连半导体组件之高密度晶片载体的方法,其中该形成一被动组件的步骤进一步包括:掺杂该基板层,用以提供一可降低因杂讯所导致之电压变动情形的电阻率;让该基板层和该第一介面产生绝缘;于该绝缘涂料中建构至少一个通道,用以提供一通往该第一介面之该连接线的导电路径;将一绝缘触点置放于该第二介面处,用以隔离该基板和该第二介面,该绝缘触点内会建构一条导电路径,用以将该基板连接至该第二介面处的该连接线。68.如申请专利范围第66项之建构用于互连半导体组件之高密度晶片载体的方法,其中可实施该掺杂步骤用以建构一阶级式电阻率。69.如申请专利范围第66项之建构用于互连半导体组件之高密度晶片载体的方法,其中越往该第二介面该阶级式电阻率便越高。70.如申请专利范围第52项之建构用于互连半导体组件之高密度晶片载体的方法,进一步包括建构和该第一介面相关联的一组导电组件的步骤,以电亲近连接的方式将该至少一被动组件连接至该至少一半导体组件以及该层封装,用以提供一条具有快速充电和放电的路径,从而提供快速的响应时间。71.如申请专利范围第55项之建构用于互连半导体组件之高密度晶片载体的方法,进一步包括建构和该第一介面相关联的一组导电组件的步骤,以电亲近连接的方式来互连该阵列并且将该阵列连接至该至少一半导体组件以及该层封装,用以提供一条具有快速充电和放电的路径,从而提供快速的响应时间。72.如申请专利范围第54项之建构用于互连半导体组件之高密度晶片载体的方法,其中该形成一解耦电容器的步骤包括:于一通道之该等内护壁上沉积一金属涂料,用以于其中形成一底部导电层;利用一高介电常数绝缘体来涂布该等已经过金属涂布的内护壁,用以于该通道的该等已涂布金属的护壁上形成一衬里;于该通道之内部插入一导电填充料;以及以该介电衬里作为该电容器介电质,以该内部导电填充料作为其中一块板子,并且以该金属涂料作为另一块板子,以便形成一通道型解耦电容器。73.如申请专利范围第54项之建构用于互连半导体组件之高密度晶片载体的方法,其中该形成一解耦电容器的步骤包括:利用一高介电常数绝缘体来涂布一通道的该等内护壁;一位于该通道之内部的导电填充料;形成该基板层中的一高度掺杂区,其系位于该通道旁边;以及以该介电涂料作为该电容器介电质,以该内部导电填充料作为其中一块板子,并且以该基板区作为另一块板子,以便形成一通道型解耦电容器。74.一种建构用于互连半导体组件之高密度晶片载体的方法,其步骤如下:建构一第一介面,其具有一连接至该至少一半导体组件的连接线;建构一第二介面,其具有一连接至一封装层的连接线;建构一介于该等第一和第二介面之间的基板层,其具有至少一个通道,用以提供一条路径来连接该等第一和第二介面的该等连接线;以及形成一由复数个沟渠所组成的阵列,其会从该基板层的表面延伸至该基板层之中,并且可被调适成用以作为组件;以及和该第一介面相关联的一组导电组件,用以互连该等沟渠组件,并且将该等沟渠组件连接至该至少一半导体组件。75.一种建构用于互连半导体组件之高密度晶片载体的方法,其步骤如下:建构一第一介面,其具有一连接至该至少一半导体组件的连接线;建构一第二介面,其具有一连接至一封装层的连接线;建构一介于该等第一和第二介面之间的基板层,其具有至少一个通道,用以提供一条路径来连接该等第一和第二介面的该等连接线;以及于该基板层之中形成至少一记忆体单元;以及形成和该第一介面相关联的一组导电组件,用以将该记忆体单元连接至该至少一半导体组件。76.一种建构用于互连半导体组件之高密度晶片载体的方法,其步骤如下:建构一第一介面,其具有一连接至该至少一半导体组件的连接线;建构一第二介面,其具有一连接至一封装层的连接线;建构一介于该等第一和第二介面之间的基板层,其具有至少一个通道,用以提供一条路径来连接该等第一和第二介面的该等连接线;以及于该基板层之中形成至少一光电子结构;以及形成和该第一介面相关联的一组导电组件,用以将该光电子结构连接至该至少一半导体组件。77.如申请专利范围第54项之建构用于互连半导体组件之高密度晶片载体的方法,其中该建构该等第一和第二介面之间的基板层的步骤进一步包括下面的步骤:利用一低介电常数绝缘体来涂布该至少一通道,以及利用一导电材料来填充该通道,用以形成复数个导电元件。78.如申请专利范围第77项之建构用于互连半导体组件之高密度晶片载体的方法,其中于该建构该等第一和第二介面之间的基板层的步骤中,该低介电常数绝缘体为从由下面所组成之群中所选出的材料:氧化矽;非晶氮氢化矽;碳化矽;含有Si、C、O和H的非晶膜及其组合物。79.如申请专利范围第75项之建构用于互连半导体组件之高密度晶片载体的方法,进一步包括下面的步骤:形成至少一辅助通道,其系被连接至该至少一记忆体单元,用以允许将该至少一记忆体单元直接连接至该封装层。80.如申请专利范围第76项之建构用于互连半导体组件之高密度晶片载体的方法,进一步包括下面的步骤:形成至少一辅助通道,其系被连接至该至少一光电子结构,用以允许将该至少一光电子结构直接连接至该封装层。81.如申请专利范围第31项之用于互连半导体组件的载体,其中该基板为由从包含下面材料之群中所选出的材料制造而成:蓝宝石、石英、砷化镓、磷化铟、以及有机材料。图式简单说明:图1为一强化晶片载体之等效电路,其已并入复数个电阻性和电容性解耦组件;图2为先前技术之矽互连载体结构的概略图;图3a为该等建立在该载体之顶表面区域上的解耦电容器阵列的概略图,该等解耦电容器阵列呈现出深沟渠电容器的形式;图3b为该等建立在该载体之顶表面区域上的金属-绝缘体-金属(MIM)解耦电容器阵列的概略图,该等解耦电容器阵列呈现出深沟渠电容器的形式;图3c为该等建立在该载体之顶表面区域上的金属-绝缘体-矽(MIS)解耦电容器阵列的概略图,该等解耦电容器阵列呈现出深沟渠电容器的形式;图4a为利用部份载体穿透通道所建立的金属-绝缘体-矽(MIS)穿透通道型解耦电容器;图4b为利用部份载体穿透通道所建立的金属-绝缘体-金属(MIM)穿透通道型解耦电容器;图4c为结合该等穿透通道MIS电容器后的该等建立在该载体之顶表面区域上的解耦电容器阵列的概略图,该等解耦电容器阵列呈现出深沟渠电容器的形式;图4d为结合该等穿透通道MIM电容器后的该等建立在该载体之顶表面区域上的解耦电容器阵列的概略图,该等解耦电容器阵列呈现出深沟渠电容器的形式;图5a为包含整合电阻性元件的强化载体结构的概略图;图5b为包含整合被动元件、电阻器以及穿透通道电容器的强化载体结构的概略图;图5c为包含整合被动元件(电阻器和深沟渠电容器)的强化载体结构的概略图;图5d为包含整合被动元件(电阻器、深沟渠电容器以及穿透通道电容器)的强化载体结构的概略图;以及图6为建立在该载体之顶表面区域上的功能元件(光学组件或电组件)的概略图,其底部电极接点系由穿透通道技术(从该载体的底部穿透过来)所产生的。 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