| 主权项 |
1.一种半导体记忆元件,包括:一第一位元记忆胞阵列区块,具有多数个位元记忆胞,系由交错之多数条第一位元线及多数条第一字元线所定义,该些第一位元线系分别由多对之第一讯号线及第二讯号线所构成;一第二位元记忆胞阵列区块,具有多数个位元记忆胞,系由交错之多数条第二位元线及多数条第二字元线所定义,该些第二位元线系分别由多对之第三讯号线及第二讯号线所构成;一区块分隔电路,适于产生及输出多数个区块分隔控制讯号;以及一写入位元线分配器电路,适于依照该些区块分隔控制讯号操作为开电路状态或是操作为使该些第一讯号线与该些第三讯号线连接。2.如申请专利范围第1项所述之半导体记忆元件,还包括:一读取/写入分配器,适于在进行写入操作时接收及处理输入资料,并且输出写入资料,该读取/写入分配器还适于在进行读取操作时感测、放大及输出位元记忆胞资料;以及一扫描驱动器,适于在进行扫描操作时感测、放大及输出位元记忆胞资料。3.如申请专利范围第1项所述之半导体记忆元件,其中:该第一位元记忆胞阵列区块,适于在进行写入操作时接收及储存写入资料,并且适于在进行读取或扫描操作时读取及输出位元记忆胞资料;以及该第二位元记忆胞阵列区块,适于在进行写入操作时接收及储存写入资料,并且适于在进行读取或扫描操作时读取及输出位元记忆胞资料。4.如申请专利范围第1项所述之半导体记忆元件,还包括:一第三位元记忆胞阵列区块,具有多数个位元记忆胞,系由交错之多数条第三位元线及多数条第三字元线所定义,该些第三位元线系分别由多对之第四讯号线及第二讯号线所构成;以及一第二写入位元线分配器电路,适于依照该些区块分隔控制讯号操作为开电路状态或是操作为使该些第三讯号线与该些第四讯号线连接。5.如申请专利范围第4项所述之半导体记忆元件,其中该第三位元记忆胞阵列区块,适于在进行写入操作时接收及储存写入资料,并且适于在进行读取或扫描操作时读取及输出位元记忆胞资料。6.如申请专利范围第1项所述之半导体记忆元件,其中该区块分隔电路系适于根据在进行预先充电操作时所启动的一预先充电讯号及根据在进行写入操作时所启动的一写入致能讯号,产生该些区块分隔控制讯号。7.如申请专利范围第1项所述之半导体记忆元件,其中该区块分隔电路包括:一NAND电路,适于根据该预先充电讯号及该写入致能讯号执行一NAND操作,及输出多数个第一区块分隔控制讯号;以及一反向器逻辑电路,适于接收及反向该些第一区块分隔控制讯号,及输出多数个第二区块分隔控制讯号。8.如申请专利范围第7项所述之半导体记忆元件,其中该写入位元线分配器包括:多数个NMOSFET,适于透过该些NMOSFET之闸极接收该些第一区块分隔控制讯号,且适于依照该些第一区块分隔控制讯号操作为开电路状态或是操作为使该些第一讯号线与该些第三讯号线连接;以及多数个PMOSFET,适于透过该些PMOSFET之闸极接收该些第二区块分隔控制讯号,且适于依照该些第二区块分隔控制讯号操作为开电路状态或是操作为使该些第一讯号线与该些第三讯号线连接。9.如申请专利范围第1项所述之半导体记忆元件,其中利用多数条双端点位元线适于进行一写入操作。10.如申请专利范围第1项所述之半导体记忆元件,其中利用多数条单一端点位元线适于进行一读取操作。11.如申请专利范围第1项所述之半导体记忆元件,其中利用多数条单一端点位元线适于进行一扫描操作。12.如申请专利范围第1项所述之半导体记忆元件,其中该些位元记忆胞系为6P型态。13.一种驱动半导体记忆元件之方法,包括:提供一第一位元记忆胞阵列区块及一第二位元记忆胞阵列区块;利用多数条交错之第一位元线及多数条第一字元线定义在该第一位元记忆胞阵列区块内之多数个位元记忆胞,该些第一位元线系分别由多对之第一讯号线及第二讯号线所构成;利用多数条交错之第二位元线及多数条第二字元线定义在该第位二元记忆胞阵列区块内之多数个位元记忆胞,该些第二位元线系分别由多对之第三讯号线及第二讯号线所构成;产生多数个区块分隔控制讯号;以及依照该些区块分隔控制讯号操作为开电路状态或是操作为使该些第一讯号线与该些第三讯号线连接。14.如申请专利范围第13项所述之驱动半导体记忆元件之方法,还包括:在写入操作下,接收及处理输入资料及输出写入资料;在读取操作下,感测、放大及输出位元记忆胞资料;以及在扫描操作下,感测、放大及输出位元记忆胞资料。15.如申请专利范围第13项所述之驱动半导体记忆元件之方法,还包括:提供一第三位元记忆胞阵列区块;利用多数条交错之第三位元线及多数条第三字元线定义在该第位三元记忆胞阵列区块内之多数个位元记忆胞,该些第一位元线系分别由多对之第四讯号线及第二讯号线所构成;以及依照该些区块分隔控制讯号操作为开电路状态或是操作为使该些第四讯号线与该些第三讯号线连接。16.如申请专利范围第13项所述之驱动半导体记忆元件之方法,其中产生该些区块分隔控制讯号的方法包括根据在进行预先充电操作时所启动的一预先充电讯号及根据在进行写入操作时所启动的一写入致能讯号,产生该些区块分隔控制讯号。17.如申请专利范围第16项所述之驱动半导体记忆元件之方法,还包括:根据该预先充电讯号及该写入致能讯号执行一NAND操作,及输出多数个第一区块分隔控制讯号;以及反向该些第一区块分隔控制讯号,及输出多数个第二区块分隔控制讯号。图式简单说明:图1绘示习知6T型态半导体图形记忆元件之位元记忆胞结构的示意图。图2绘示习知位元记忆胞结构的示意图。位元记忆胞结构的设计可以减少在读取或扫描操作时仅能写入之位元线的负载电容。图3绘示依照本发明一较佳实施例之半导体记忆元件之示意图。图4绘示依照本发明另一较佳实施例之半导体记忆元件之示意图。 |
