数字电路的统计计时分析系统和方法

摘要

本发明是一种考虑统计延迟变化，用于数字电路的统计或概率静态计时分析的系统和方法。每个栅极或导线的延迟被假定为由标称部分，由每个变化源参数化的相关随机部分和独立随机部分构成。在考虑相关性的同时，以参数化随机变量的形式传播到达时间和要求的到达时间。包括早模式和晚模式计时；处理组合和顺序电路；适应静态CMOS以及动态逻辑电路系列。就计时图的大小和变化源的数目来说，计时分析复杂性是线性的。结果是计时报告，其中以参数化的概率分布的形式，报告诸如到达时间和迟滞之类所有计时量。

主权项

1、一种确定电路中的计时的系统，包括：a.接收表示要计时的电路的布局的电路连接表的连接表输入端；b.接收代表边界计时条件的一组一个或多个断言的断言输入端；c.接收包含一个或多个变化源的可变性信息的一个或多个延迟变化源的列表的延迟可变性输入端；d.接收参数化延迟模型的模型输入端，参数化延迟模型包含关于电路的一个或多个组件的延迟的一个或多个模型，每个模型是一个或多个延迟变化源的函数；和e.确定并输出电路的一个或多个节点的统计到达时间的处理单元，该统计到达时间呈一个或多个变化源的概率分布的加权和的形式。