| 主权项 |
1.一种制作多晶矽电阻的方法,该方法包含有下列步骤:提供一基底,该基底表面包含有一介电层;于该介电层表面形成一多晶矽层;利用一第一型式掺质以及一第二型式掺质对该多晶矽层进行掺杂;去除部分之该多晶矽层以及该介电层直至该基底表面,以使残余之该多晶矽层包含有至少一高阻抗区域以及一低阻抗区域;以及于该低阻抗区域内之该多晶矽层表面形成一自行对准金属矽化物层。2.如申请专利范围第1项之方法,其中该第一型式掺质包含一N型掺质,且该第二型式掺质包含一P型掺质。3.如申请专利范围第1项之方法,其中该第一型式掺质与该第二型式掺质具有相同数量级之掺质浓度。4.如申请专利范围第1项之方法,其另包含于该高阻抗区域内之该多晶矽层表面形成一自行对准金属矽化物阻挡层。5.如申请专利范围第1项之方法,其另包含下列步骤:于该基底表面形成一层间介电层,且该层间介电层包含有至少一连接至该自行对准金属矽化物层之接触洞;以及于该层间介电层之部分表面以及该接触洞内形成一导电层。6.如申请专利范围第1项之方法,其中该高阻抗区域系设于该多晶矽层之中央区域,且该低阻抗区域系设于该多晶矽层之两侧区域。7.一种制作一多晶矽电阻之高阻抗区域的方法,该方法包含有下列步骤:提供一基底,该基底表面包含有一介电层;于该介电层表面形成一多晶矽层;以及利用一第一型式掺质以及一第二型式掺质对该多晶矽层进行掺杂,以于该多晶矽层之部分表面形成该高阻抗区域。8.如申请专利范围第7项之方法,其中该第一型式掺质包含一N型掺质,且该第二型式掺质包含一P型掺质。9.如申请专利范围第7项之方法,其中该第一型式掺质与该第二型式掺质具有相同数量级之掺质浓度。10.如申请专利范围第7项之方法,其另包含于该高阻抗区域内之该多晶矽层表面形成一自行对准金属矽化物阻挡层。11.如申请专利范围第7项之方法,其另包含下列步骤:于该高阻抗区域以外之该多晶矽层表面形成一自行对准金属矽化物层,以形成该多晶矽电阻之至少一低阻抗区域。12.如申请专利范围第11项之方法,其另包含下列步骤:于该基底表面形成一层间介电层,且该层间介电层包含有至少一连接至该自行对准金属矽化物层之接触洞;以及于该层间介电层之部分表面以及该接触洞内形成一导电层。13.如申请专利范围第11项之方法,其中该高阻抗区域系设于该多晶矽层之中央区域,且该低阻抗区域系设于该多晶矽层之两侧区域。图式简单说明:第1图至第3图为习知制作一多晶矽电阻的方法示意图。第4图至第9图为本发明制作一多晶矽电阻的方法示意图。 |
