| 主权项 |
1.一种动态随机存取记忆体(DRAM)装置,包括:一储存胞元;以及一位元线结构,耦接至该储存胞元以存取该储存胞元,该位元线结构系具有一等化器电晶体,耦接于该储存胞元及一等化器电压间,该等化器电晶体系放置于一隔离P型井区内部。2.如申请专利范围第1项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离P型井区系负向偏压。3.如申请专利范围第2项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离P型井区系偏压至大约-0.5V。4.如申请专利范围第1项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。5.如申请专利范围第1项所述之动态随机存取记忆体(DRAM)装置,其中,该等化器电晶体体系一N通道接面场效电晶体(NFET)及一阵列类型电晶体之一。6.如申请专利范围第5项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。7.如申请专利范围第1项所述之动态随机存取记忆体(DRAM)装置,更包括:复数该等储存胞元,及,分别耦接于该等储存胞元之复数该等位元线结构。8.一种动态随机存取记忆体(DRAM)装置,包括:一储存胞元;以及一位元线结构,耦接至该储存胞元以存取该储存胞元,该位元线结构系具有一隔离器电晶体,耦接于该储存胞元及放置于一隔离P型井区内部;以及一感应放大器,连接于相对该储存胞元之该隔离器电晶体。9.如申请专利范围第8项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离P型井区系负向偏压。10.如申请专利范围第9项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离P型井区系偏压至大约-0.5V。11.如申请专利范围第8项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。12.如申请专利范围第8项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离器电晶体系一厚氧化层N通道接面场效电晶体(NFET)及一阵列类型电晶体之一。13.如申请专利范围第12项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。14.如申请专利范围第8项所述之动态随机存取记忆体(DRAM)装置,更包括:复数该等储存胞元,及,分别耦接于该等储存胞元之复数该等位元线结构。15.如申请专利范围第8项所述之动态随机存取记忆体(DRAM)装置,其中,该位元线结构系具有一等化器电晶体,耦接于该储存胞元及一等化器电压间,并且,该等化器电晶体系放置于一隔离P型井区内部。16.如申请专利范围第15项所述之动态随机存取记忆体(DRAM)装置,更包括:复数该等储存胞元,以及,分别耦接至该等储存胞元之复数该等位元线结构。17.如申请专利范围第15项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离器电晶体及该等化器电晶体体系放置于一相同隔离P型井区。18.如申请专利范围第17项所述之动态随机存取记忆体(DRAM)装置,其中,该相同隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。19.如申请专利范围第15项所述之动态随机存取记忆体(DRAM)装置,其中,该最后提及隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。20.如申请专利范围第19项所述之动态随机存取记忆体(DRAM)装置,其中,该最先提及隔离P型井区系该阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。21.如申请专利范围第19项所述之动态随机存取记忆体(DRAM)装置,其中,该最后提及隔离P型井区系负向偏压。22.如申请专利范围第15项所述之动态随机存取记忆体(DRAM)装置,其中,该位元线结构系具有一电流限制器电晶体,串联于该隔离器电晶体及该等化器电晶体并放置于一隔离P型井区。23.如申请专利范围第22项所述之动态随机存取记忆体(DRAM)装置,其中,该电流限制器电晶体及该等化器电晶体系放置于一相同隔离P型井区。24.如申请专利范围第23项所述之动态随机存取记忆体(DRAM)装置,其中,该相同隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。25.如申请专利范围第23项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离器电晶体系放置于一相同隔离P型井区。26.如申请专利范围第25项所述之动态随机存取记忆体(DRAM)装置,其中,该相同隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。27.如申请专利范围第22项所述之动态随机存取记忆体(DRAM)装置,其中,各个该等隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。28.如申请专利范围第22项所述之动态随机存取记忆体(DRAM)装置,更包括:复数该等储存胞元,及,分别耦接于该等储存胞元之复数该等位元线结构。29.如申请专利范围第8项所述之动态随机存取记忆体(DRAM)装置,其中,该位元线结构系具有一电流限制器电晶体,串联于该隔离器电晶体且放置于一隔离P型井区。30.如申请专利范围第29项所述之动态随机存取记忆体(DRAM)装置,其中,该电流限制器电晶体及该隔离器电晶体系放置于一相同隔离P型井区。31.如申请专利范围第30项所述之动态随机存取记忆体(DRAM)装置,其中,该相同隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。32.如申请专利范围第29项所述之动态随机存取记忆体(DRAM)装置,其中,该最后提及P型井区系负向偏压。33.如申请专利范围第29项所述之动态随机存取记忆体(DRAM)装置,其中,该最后提及隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。34.如申请专利范围第29项所述之动态随机存取记忆体(DRAM)装置,其中,该电流限制器电晶体系一厚氧化层N通道接面场效电晶体(NFET)及一阵列类型电晶体之一。35.如申请专利范围第29项所述之动态随机存取记忆体(DRAM)装置,其中,该最先提及隔离P型井区系一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。36.一种动态随机存取记忆体(DRAM)装置,包括:一储存胞元;以及一位元线结构,耦接至该储存胞元以存取该储存胞元,该位元线结构系具有一等化器电晶体,耦接于该储存胞元及一等化器电压间,以及一电流限制器电晶体,串联于该等化器电晶体,该电流限制器电晶体系放置于一隔离P型井区内部。37.如申请专利范围第36项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离P型井区系负向偏压。38.如申请专利范围第37项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离P型井区系偏压至大约-0.5V。39.如申请专利范围第36项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。40.如申请专利范围第36项所述之动态随机存取记忆体(DRAM)装置,其中,该电流限制器电晶体系一厚氧化层N通道接面场效电晶体(NFET)及一阵列类型电晶体之一。41.如申请专利范围第40项所述之动态随机存取记忆体(DRAM)装置,其中,该隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。42.如申请专利范围第36项所述之动态随机存取记忆体(DRAM)装置,更包括:复数该等储存胞元,及,分别耦接于该等储存胞元之复数该等位元线结构。43.如申请专利范围第36项所述之动态随机存取记忆体(DRAM)装置,其中,该等化器电晶体系放置于一隔离P型井区。44.如申请专利范围第43项所述之动态随机存取记忆体(DRAM)装置,其中,该等化器电晶体及该电流限制器电晶体系放置于一相同隔离P型井区。45.如申请专利范围第44项所述之动态随机存取记忆体(DRAM)装置,其中,该相同隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。46.如申请专利范围第43项所述之动态随机存取记忆体(DRAM)装置,其中,各个该等隔离P型井区系关连该储存胞元之一阵列P型井区,及,与该阵列P型井区分开之另一P型井区之一。47.如申请专利范围第43项所述之动态随机存取记忆体(DRAM)装置,更包括:复数该等储存胞元,及,分别耦接于该等储存胞元之复数该等位元线结构。48.一种动态随机存取记忆体(DRAM)装置,包括:一储存胞元;以及一位元线结构,耦接于该储存胞元以存取该储存胞元,该位元线结构系具有一等化器电晶体,耦接于该储存胞元及一等化器电压间,以及一电流限制器电晶体,串联于该等化器电晶体,其中,该电流限制器电晶体系一阵列类型电晶体。图式简单说明:第1图乃是表示一种习知字元线/位元线短路,其系发生于具有接地等化器及感应放大器的阵列字元线电晶体。第2图乃是表示一种习知字元线/位元线短路,其系发生于具有接地等化器及共享感应放大器的阵列字元线电晶体。第3图乃是表示一种具有等化器电晶体体及隔离器电晶体的习知共享感应放大器排列。第4图乃是表示一种经由等化器电晶体体扩散区域及隔离器电晶体扩散区域而连接至地点的习知泄漏电流路径。第5图乃是表示一种根据本发明较佳实施例,位于隔离P型井区内部的等化器电晶体体扩散区域及隔离器电晶体扩散区域。第6图乃是表示一种根据本发明较佳实施例,位于分开隔离P型井区内部的等化器电晶体扩散区域及隔离器电晶体扩散区域。第7图乃是表示一种根据本发明较佳实施例,利用阵列电晶体以做为位于隔离P型井区内部的等化器电晶体及隔离器电晶体。第8图乃是表示一种根据本发明较佳实施例,位于隔离P型井区内部的等化路径的阵列类型电流限制器。第9图乃是表示一种习知字元线/位元线短路,其系在等化路径中具有电流限制电晶体。第10图乃是表示一种根据本发明较佳实施例,做为部分阵列的隔离器电晶体的阵列电晶体布局。第11图乃是表示一种根据本发明较佳实施例,做为部分阵列的等化器电晶体体的阵列电晶体布局。第12图乃是表示一种根据本发明较佳实施例的布局及电晶体。第13图乃是表示一种根据本发明较佳实施例的电晶体架构表格。 |
