| 主权项 |
1.一种静电放电(electrostatic discharge, ESD)保护电路,形成于一P型基底上,其包含有:一第一电源端;一第二电源端;一电阻,连接于该第一电源端;一电容,连接于该电阻与该第二电源端之间;一第一p+扩散区域,设于该P型基底内,且连接于该第二电源端;一N井(N-well),设于该P型基底内;一第一n+扩散区域,设于该N井内,且连接于该第一电源端;一P井(P-Well),设于该N井内;至少一第二p+扩散区域、至少一第二n+扩散区域以及至少一第三n+扩散区域,设于该P井内,该第二n+扩散区域连接于该第一电源端,该第三n+扩散区域连接于该第二电源端;以及一ESD侦测电路,连接于第一电源端,而其输入端连接于该电阻与该电容,而其输出端连接于该第二p+扩散区域,用于输出与该输入端之讯号反向之讯号,以改变该P井之电压准位。2.如申请专利范围第1项之静电放电保护电路,其中当该第一电源端被施予一瞬间正电压时,该P井与该第三n+扩散区域之间会形成一PN接面(PN junction)。3.如申请专利范围第1项之静电放电保护电路,其中至少有一N型金属氧化半导体(NMOS)电晶体形成于该P井内,该NMOS电晶体之汲极为该第二n+扩散区域,其源极为该第三n+扩散区域,其基体为该P井。4.如申请专利范围第3项之静电放电保护电路,其中该NMOS电晶体之闸极连接于该第二电源端。5.如申请专利范围第3项之静电放电保护电路,其中该NMOS电晶体之闸极连接于该ESD侦测电路之输出端。6.如申请专利范围第1项之静电放电保护电路,其中一NPN型双载子电晶体(Bipolar Junction Transistor, BJT)形成于该P井内,该NPN型双载子电晶体之集极为该第二n+扩散区域,其基极为该P井,而其射极为该第三n+扩散区域。7.如申请专利范围第1项之静电放电保护电路,其中该ESD侦测电路为一反向器。8.如申请专利范围第1项之静电放电保护电路,其中该ESD侦测电路为一P型金属氧化半导体(PMOS)电晶体。9.如申请专利范围第1项之静电放电保护电路,其中该第二p+扩散区域系设置于两该第二n+扩散区域之间。10.如申请专利范围第1项之静电放电保护电路,其中该第二n+扩散区域及该第三n+扩散区域被该第二p+扩散区域所环绕住。11.一种静电放电(electrostatic discharge, ESD)保护电路,形成于一P型基底上,其包含有:一第一p+扩散区域,设于该P型基底内;一N井(N-well),设于该P型基底内;一第一n+扩散区域,设于该N井内;一P井(P-Well),设于该N井内;以及一NPN型双载子电晶体(Bipolar Junction Transistor, BJT),形成于该P井内,该NPN型双载子电晶体之基极与射极之间的等效电路为一不与任何电阻并联之二极体。12.如申请专利范围第11项之静电放电保护电路,其另包含有:一第一电源端,连接于该第一n+扩散区域;一第二电源端,连接于该第一p+扩散区域;一电阻,连接于该第一电源端;一电容,连接于该电阻与该第二电源端之间;至少一第二p+扩散区域、至少一第二n+扩散区域以及至少一第三n+扩散区域,设于该P井内,该第二n+扩散区域连接于该第一电源端,该第三n+扩散区域连接于该第二电源端;以及一ESD侦测电路,连接于第一电源端,而其输入端连接于该电阻与该电容,而其输出端连接于该第二p+扩散区域,用于输出与该输入端之讯号反向之讯号,以改变该P井之电压准位。13.如申请专利范围第12项之静电放电保护电路,其中至少有一N型金属氧化半导体(NMOS)电晶体形成于该P井内,该NMOS电晶体之汲极为该第二n+扩散区域,其源极为该第三n+扩散区域,其基体为该P井,而该NPN型双载子电晶体为该NMOS电晶体之一寄生横向双载子电晶体(parasitic lateral bipolar junction transistor)。14.如申请专利范围第13项之静电放电保护电路,其中该NMOS电晶体之闸极连接于该第二电源端。15.如申请专利范围第13项之静电放电保护电路,其中该NMOS电晶体之闸极连接于该ESD侦测电路之输出端。16.如申请专利范围第12项之静电放电保护电路,其中该NPN型双载子电晶体之集极为该第二n+扩散区域,其基极为该P井,而其射极为该第三n+扩散区域。17.如申请专利范围第12项之静电放电保护电路,其中该ESD侦测电路为一反向器。18.如申请专利范围第12项之静电放电保护电路,其中该ESD侦测电路为一P型金属氧化半导体(PMOS)电晶体。19.如申请专利范围第12项之静电放电保护电路,其中该第二p+扩散区域系设置于两该第二n+扩散区域之间。20.如申请专利范围第12项之静电放电保护电路,其中该第二n+扩散区域及该第三n+扩散区域被该第二p+扩散区域所环绕住。图式简单说明:第1图为习知基底触发ESD保护电路之结构图。第2图为第1图ESD保护电路之电路图。第3图为另一习知基底触发ESD保护电路之结构图。第4图为第3图ESD保护电路之电路图。第5图为本发明第一实施例基底触发ESD保护电路之结构图。第6图为第5图ESD保护电路之电路图。第7图为第5图ESD保护电路之布线图。第8图为本发明第二实施例基底触发ESD保护电路之结构图。第9图为第8图ESD保护电路之电路图。第10图为本发明第三实施例基底触发ESD保护电路之结构图。第11图为第10图ESD保护电路之电路图。第12图为本发明第四实施例基底触发ESD保护电路之结构图。第13图为第12图ESD保护电路之电路图。第14图为本发明第五实施例基底触发ESD保护电路之结构图。第15图为第14图ESD保护电路之电路图。第16图为本发明第六实施例基底触发ESD保护电路之结构图。第17图为第16图ESD保护电路之电路图。第18图为本发明第七实施例基底触发ESD保护电路之结构图。第19图为第18图ESD保护电路之电路图。第20图为第18图ESD保护电路之布线图。第21图为本发明第八实施例基底触发ESD保护电路之结构图。第22图为第21图ESD保护电路之电路图。第23图为本发明第九实施例基底触发ESD保护电路之结构图。第24图为第23图ESD保护电路之电路图。第25图为本发明第十实施例基底触发ESD保护电路之结构图。第26图为第25图ESD保护电路之电路图。第27图为本发明第十一实施例基底触发ESD保护电路之结构图。第28图为第27图ESD保护电路之电路图。第29图为本发明第十二实施例基底触发ESD保护电路之结构图。第30图为第29图ESD保护电路之电路图。 |
