| 主权项 |
1.一种半导体装置之制造方法,其特征为具备:在绝缘膜上的单结晶Si层上形成由单结晶的Si1-x-yGexCy层(1>x>0、1>y≧0)所形成的岛状区域,和由包围上述岛状区域的周围之非晶质或者多结晶的Si1-x-yGexCy层所形成的周边区域的工程;及对上述各Si1-x-yGexCy层施以加热处理的工程;及在上述加热处理后,去除表面的氧化膜后,在上述岛状区域上形成成为元件形成区域的单结晶Si1-z-wGezCw层(1>z≧0、1>w≧0)之工程。2.如申请专利范围第1项所述之半导体装置之制造方法,其中,形成由Si1-x-yGexCy层所形成的单结晶岛状区域,和非晶质或者多结晶的周边区域的工程系包含:在绝缘膜上的单结晶Si层上除了相当于元件形成区域的部份外,形成氧化膜后,在单结晶Si层上形成Si1-x-yGexCy单结晶层,在氧化膜上形成Si1-x-yGexCy多结晶层的工程。3.一种半导体装置之制造方法,其特征为具备:在绝缘膜上的单结晶Si层上形成单结晶Si1-x-yGexCy层(1>x>0、1>y≧0)的工程;及在上述Si1-x-yGexCy层上形成岛状的遮蔽层的工程;及以离子植入使除了以上述Si1-x-yGexCy层的上述遮蔽层所包围的岛状区域之周边区域非晶质化的工程;及对上述Si1-x-yGexCy层施以加热处理的工程;及在上述加热处理后,于去除表面的氧化膜后,在上述Si1-x-yGexCy层的岛状区域上形成成为元件形成区域的单结晶Si1-z-wGezCw层(1>z≧0、1>w≧0)之工程。4.如申请专利范围第3项所述之半导体装置之制造方法,其中,植入离子为Si离子、C离子、或者Ge离子之其中一种,或者其之组合。5.如申请专利范围第1项或者第3项中任一项所述之半导体装置之制造方法,其中,上述加热处理系在包含氧气气体的环境中进行。6.如申请专利范围第1项或者第3项中任一项所述之半导体装置之制造方法,其中,上述加热处理系在包含氧气气体的环境中进行后,再于非氧化性的气体环境中进行。7.如申请专利范围第1项或者第3项中任一项所述之半导体装置之制造方法,其中,上述加热处理的温度系在1000℃以上。8.如申请专利范围第1项或者第3项中任一项所述之半导体装置之制造方法,其中,上述加热处理的温度系在1150℃以上,而且在1250℃以下。9.如申请专利范围第1项或者第3项中任一项所述之半导体装置之制造方法,其中,上述岛状的形状之尺寸系比20m2小。10.如申请专利范围第1项或者第3项中任一项所述之半导体装置之制造方法,其中,上述热处理前的上述岛状区域间的距离系至少为0.1m。11.一种半导体装置之制造方法,其特征为具备:在绝缘膜上的单结晶Si层上形成由单结晶的Si1-x-yGexCy层(1>x>0、1>y≧0)所形成的第1区域,和在上述第1区域由缝隙或者孔状的非晶质或者多结晶Si1-x-yGexCy层所形成的第2区域的工程;及对上述各Si1-x-yGexCy层施以加热处理的工程;及在上述加热处理后,去除表面的氧化膜后,在上述第1区域上形成成为元件形成区域的单结晶Si1-z-wGezCw层(1>z≧0、1>w≧0)之工程。12.如申请专利范围第11项所述之半导体装置之制造方法,其中,缝隙和缝隙间或者孔与孔间系形成为在10m以内。13.如申请专利范围第11项所述之半导体装置之制造方法,其中,上述缝隙或者上述孔的宽度,在上述热处理前,至少为0.1m。14.如申请专利范围第11项所述之半导体装置之制造方法,其中,上述孔系具有细长形状。图式简单说明:第1A图至第1F图系显示关于本发明之第1实施形态的半导体装置之制造工程的剖面图。第2A图及第2B图系说明用于本发明之第1实施形态的氧化浓缩法用的剖面图。第3A图及第3B图系说明关于本发明之晶格弛缓SiGe层的剖面图及晶格弛缓SiGe层中的应力用之图。第4图系显示关于被整形为岛状的SiGe层的圆形样式,以拉曼(Raman)分光所得之对于内部变形的半径R的依赖性曲线图。第5A图至第5E图系显示关于本发明之第2实施形态的半导体装置之制造工程的剖面图。第6A图及第6B图系说明本发明之变形例用的平面图。第7图系显示热处理SiGe岛状构造时的晶格弛缓(relaxation ratio)和岛状构造的面积(A)、膜厚(t)的关系曲线图。 |
