| 主权项 |
1.一种低抹除电压(erasing voltage)之快闪记忆单元的制作方法,该制作方法包含有下列步骤:提供一半导体基底;进行一蚀刻制程去除部份之该半导体基底,以于该半导体基底中至少形成一尖角结构(V-shape structure);进行一第一离子布植制程,以于该半导体基底中形成一环绕该尖角结构之第一掺杂区;于该半导体基底以及该第一掺杂区表面形成一第一介电层;于该第一掺杂区上方之该第一介电层表面形成一浮动闸极;于该浮动闸极表面覆盖一第二介电层;于该第二介电层表面以及邻近该浮动闸极之该半导体基底表面形成一控制闸极;以及利用该控制闸极作为遮罩,进行一第二离子布植制程以于该半导体基底中至少形成一第二掺杂区。2.如申请专利范围第1项之制作方法,其中该尖端结构系用来于该快闪记忆单元进行一资料抹除时进行尖端放电(point discharge),以降低该快闪记忆单元所需之抹除电压。3.如申请专利范围第1项之制作方法,其中该蚀刻制程系为一利用氢氧化钾(Potassium Hydroxide, KOH)溶液作为蚀刻液之湿蚀刻制程。4.如申请专利范围第1项之制作方法,其中该尖角结构系形成于该半导体基底之二相交之(111)平面上。5.如申请专利范围第1项之制作方法,其中该尖角结构两侧之该半导体基底系形成一70.4度之夹角。6.如申请专利范围第1项之制作方法,其中该半导体基底系为一P型矽基底。7.如申请专利范围第1项之制作方法,其中该第二介电层系为一由原生氧化层/氮化层/矽氧层(oxide/nitride/oxide, ONO)所组成的ONO介电层。8.如申请专利范围第1项之制作方法,其中该快闪记忆单元系为一分离闸极快闪记忆单元(split gateflash memory cell)。9.一种于一半导体基底上制作一分离闸极快闪记忆单元之方法,该半导体基底包含有一(100)表面以及至少二相交之(111)平面,且该半导体基底表面覆盖有一牺牲层,该方法包含有下列步骤:进行一微影暨蚀刻制程,以于该牺牲层中形成一通达至该半导体基底表面之开口;沿着该开口对该半导体基底进行一蚀刻制程,且该蚀刻制程对该(100)表面与各该(111)平面具有一预定蚀刻选择比(selectivity),以于该半导体基底中形成一尖角结构(V-shape structure);于该半导体基底中形成一环绕该尖角结构之第一掺杂区,并去除该牺牲层;依序于该半导体基底表面形成一第一介电层,以及于该第一掺杂区上方之该第一介电层表面形成一浮动闸极;于该浮动闸极表面形成一第二介电层;于该第二介电层表面以及邻近该浮动闸极之该半导体基底表面形成一控制闸极;以及于邻近该控制闸极之该半导体基底中形成一第二掺杂区,以完成该分离闸极快闪记忆单元之制作。10.如申请专利范围第9项之方法,其中该方法于进行该微影暨蚀刻制程之前另包含有一场氧化层(field oxide layer, FOX)制程,以于该半导体基底表面形成复数个场氧化层并定义出复数个主动区域。11.如申请专利范围第10项之方法,其中该第一掺杂区系紧邻该场氧化层,且该浮动闸极系部份设置于该场氧化层表面。12.如申请专利范围第9项之方法,其中该尖角结构之二侧边系形成于各该(111)平面上。13.如申请专利范围第9项之方法,其中该蚀刻制程系为一利用氢氧化钾(Potassium Hydroxide, KOH)溶液作为蚀刻液之湿蚀刻制程。14.如申请专利范围第9项之方法,其中该预定蚀刻选择比约等于100。15.如申请专利范围第9项之方法,其中该尖角结构之二侧边系形成一70.4度之夹角。16.如申请专利范围第9项之方法,其中该尖角结构系用来于该分离闸极快闪记忆单元进行资料抹除时进行尖端放电,以降低该分离闸极快闪记忆单元所需之抹除电压。17.如申请专利范围第9项之方法,其中该半导体基底系为一P型矽基底。18.如申请专利范围第9项之方法,其中该第二介电层系为一由原生氧化层/氮化层/矽氧层(oxide/nitride/oxide, ONO)所组成的ONO介电层。19.如申请专利范围第9项之方法,其中该牺牲层包含有一矽氧层以及一氮化矽层堆叠于该半导体基底表面。图式简单说明:图一至图四为习知制作一分离闸极快闪记忆单元的方法示意图。图五至图十为本发明制作一分离闸极快闪记忆单元的方法示意图。 |
