| 主权项 |
1.一种用于通过处理第一数据信号(y)，第二数据信号(x)，来进行多精度整数算术运算的装置，其特征在于包括：多个大整数单元(LIU)(LIU{0}，LIU{1}，LIU{2}，...，LIU{n-1})，其中“n”是该组大整数单元中大整数单元的个数，其中每个大整数单元分别具有：具有第一乘法器输入，第二乘法器输入，高端部分积输出和低端部分积输出的乘法器；具有第一加法器输入，第二加法器输入，第三加法器输入，第四加法器输入，和加法器输出的加法器，所述第三加法器输入与乘法器相连，用于接收低端部分积输出；和具有LIU寄存器输入和LIU寄存器输出的LIU寄存器，所述LIU寄存器输入与加法器相连，以接收加法器输出，所述LIU寄存器用于在一个时钟脉冲之前锁存加法器输出的数值，以及在该时钟脉冲之后将该数值传送给所述LIU寄存器输出，所述LIU寄存器输出被分为LIU寄存器高端输出和LIU寄存器低端输出，所述LIU寄存器高端输出包含有所述LIU寄存器输出的两个高端数位，所述LIU寄存器低端输出包含有所述LIU寄存器输出中除了所述LIU寄存器高端输出中的那些数位之外的所有数位，所述LIU寄存器高端输出与第四加法器输入相连，所述LIU寄存器还具有一个LIU寄存器清零输入，用于在所述LIU寄存器清零输入被激活时，将所述LIU寄存器输出清零；与LIU寄存器相连的第一逻辑或(OR)门，用于接收LIU寄存器输出和进位输入信号(ci)，所述第一逻辑或门用于产生进位输出信号(co)，所述进位输出信号(co)在LIU寄存器输出的任何一位和所述进位输入信号(ci)均处于有效状态时被激活；与LIU寄存器相连，用于接收LIU寄存器高端输出并产生辅助进位信号(ca)的第二逻辑或门，所述辅助进位信号(ca)在LIU寄存器输出的任一位处于有效状态时被激活；被加载到所述多个大整数单元的每个大整数单元的第一乘法器输入上的第一数据信号(y)；具有多个码元(x{0}，x{1}，x{2}，...，x{n-1})的第二数据信号(x)，其中每个码元分别与所述多个大整数单元的每个大整数单元的第二乘法器输入相连；所述多个大整数单元的每个(第i个)大整数单元(LIU{i})(i＞0)，分别具有与第i-1个大整数单元(LIU{i-1})的高端部分积输出相连的第一加法器输入；所述多个大整数单元的每个(第i个)大整数单元(LIU{i})(i＞0)，分别具有与第i-1个大整数单元(LIU{i-1})的第二加法器输入相连的LIU寄存器低端输出；与第一大整数单元(LIU{0})的第一加法器输入相连的第一非门，用于在减法指令信号有效时，对第三数据信号(z)进行求反操作；与第一大整数单元(LIU{0})的LIU寄存器低端输出相连的第二非门，用于在减法指令信号有效时，对所述LIU寄存器低端输出进行求反操作，另外，所述第二非门还用于产生第四数据信号；具有锁存器输入和锁存器输出的锁存器，所述锁存器输入与所述第n个大整数单元(LIU{n-1})的高端部分积输出相连，所述锁存器输出与所述第n个大整数单元(LIU{n-1})的第二加法器输入相连，用于在时钟脉冲触发之前锁存第n个高端部分积，以及在该时钟脉冲之后将第n个高端部分积馈送给所述第n个大整数单元的第二加法器输入；所述第一大整数单元(LIU{0})的ci输入与某个逻辑0值相连；所述第二大整数单元(LIU{1})的ci输入与第一大整数单元(LIU{0})的ca输出相连；所述多个大整数单元的每个(第i个)大整数单元(LIU{i})(i＞0)的ci输入与第i-1个大整数单元(LIU{i-1})的co输出相连，而第n个大整数单元(LIU{n-1})的co输出则是第五数据信号，即进位溢出信号cy；所述锁存器具有一个锁存器清零信号，而每个LIU也分别具有一个LIU寄存器清零输入，多个LIU寄存器清零输入和所述锁存器清零信号被连在一起，构成了数据信号(clr)；和所述锁存器具有一个时钟输入，而每个LIU也分别具有一个时钟输入，多个时钟输入被连在一起，构成了时钟信号(clk)。 |
