| 主权项 |
1.一种晶圆老化测试模式电路,包括有:一命令解码器,产生复数个命令信号以回应输入信号,激励一半导体记忆装置,一位址闩锁,用于锁存复数个位址信号;一暂存器,依照来自该命令解码器之一命令信号,储存来自该位址闩锁之用于晶圆老化测试之晶圆老化位址信号;一晶圆老化测试模式入口电路,用于产生一晶圆老化测试模式入口信号,俾依照晶圆老化位址信号及来自该命令解码器之一命令信号,执行晶圆老化测试;复数个移位暂存器,依照晶圆老化测试模式入口信号及一晶圆老化时脉信号,俾移位自该暂存器输入之晶圆老化位址信号;一晶圆老化测试优先决策电路,依照移位暂存器之输出信号,俾输出测试优先信号;及一解码器,依照优先信号俾以解码移位暂存器之输出信号,并且输出对应于晶圆老化测试项目之晶圆老化测试信号。2.如申请专利范围第1项所述之电路,其中,该晶圆老化测试模式入口电路包含:一传输闸,依照测试模式致能信号及其反相信号,俾以传送晶圆老化位址信号;一第一闩锁装置,用于锁存透过该传输闸传送之晶圆老化位址信号;一逻辑装置,用于逻辑组合该第一闩锁装置之一输出信号,以及藉延迟及反相该第一闩锁装置之输出信号而获得之一信号;一第一延迟装置,用于延迟该逻辑装置之一输出信号,其中,该第一延迟装置之一输出系输入至移位暂存器;一第二闩锁装置,用于锁存该逻辑装置之一输出信号;及一第二延迟装置,用于延迟并反相该第二闩锁装置之一输出信号,藉此而产生晶圆老化测试模式入口信号。3.如申请专利范围第2项所述之电路,其中该逻辑装置是一反或(NOR)闸。4.如申请专利范围第2项所述之电路,其中该第二闩锁装置包含第一及第二反或闸,此时,该第一反或闸逻辑组合该逻辑装置之一输出信号及该第二反或闸之一输出信号,且第二反或闸逻辑组合该第一反或闸之输出信号,来自该命令解码器之一预充电信号及一反相之电源上升信号。5.如申请专利范围第1项所述之电路,其中该晶圆老化时脉信号系藉一反及闸以组合测试模式致能信号及测试模式时脉信号,并藉反相其输出信号而产生。6.如申请专利范围第1项所述之电路,其中该晶圆老化测试优先决策电路包含复数个晶圆老化测试优先决策装置,且其数目系相等于移位暂存器之数目。7.如申请专利范围第6项所述之电路,其中各该晶圆老化测试优先决策装置包含:一第一逻辑装置,用于逻辑组合任一移位暂存器之一输出信号及其余移位暂存器之各反相输出信号;一延迟装置,用于反相及延迟该第一逻辑装置之一输出信号;一第二逻辑装置,用于逻辑组合该第一逻辑装置之输出信号及该延迟装置之一输出信号,并输出一优先决策信号;一第一开关装置,依照该第二逻辑装置之优先决策信号,俾提供电源供应电压至一第一节点;一第三逻辑装置,用于逻辑组合电源上升信号及一控制信号;一第二开关装置,用于依照该第三逻辑装置之一输出信号,俾控制第一节点之电位;一闩锁装置,用于锁存于该第一节点之电位;及一第四逻辑装置,用于逻辑组合该闩锁装置之一输出信号之一反相信号及晶圆老化测试入口信号,俾输出一测试优先信号。8.如申请专利范围第7项所述之电路,其中该第一逻辑装置是一反及(NAND)闸。9.如申请专利范围第7项所述之电路,其中该第二逻辑装置包含有:一反或闸;及一反相装置,用于反相该反或闸之一输出信号。10.如申请专利范围第7项所述之电路,其中该第一开关装置是一PMOS电晶体,且连接在电源供应端及第一节点之间。11.如申请专利范围第7项所述之电路,其中该第三逻辑装置是一反及(NAND)闸。12.如申请专利范围第7项所述之电路,其中该第二开关装置是一NMOS电晶体,且连接在该第一节点及接地端之间。13.如申请专利范围第7项所述之电路,其中该第四逻辑装置包含有:该反及闸;及一反相装置,用于反相该反及闸之一输出信号。14.如申请专利范围第1项所述之电路,其中该晶圆老化测试模式暂存器解码器解码一测试优先权信号,一移位暂存器输出信号,及移位暂存器输出信号之一反相信号,俾以分类具有相同优先次序之测试项目。图式简单说明:第1图是传统晶圆老化测试模式电路之一方块图;第2图是具有一依本发明之移位暂存器之晶圆老化测试模式电路方块图;第3图显示根据本发明之一晶圆老化测试模式入口电路;第4A图及第4B图显示依本发明之一晶圆老化测试项目之优先决策电路;第5图显示依本发明之一晶圆老化测试计画流程图;第6A图及第6B图显示依本发明之晶圆老化测试暂存器解码电路;第7图显示应用于本发明之记忆蕊之一副字元线解码结构;第8图显示依本发明适用之一晶圆老化测试上之最低列位址产生电路;及第9A至9D图之时序图显示依本发明使用电脑辅助设计(CAD)以确认一晶圆老化测试电路之结果。 |
