具有低功率译码电路的处理器

摘要

本实用新型涉及一种具有低功率译码电路的处理器，其包含可处理复数个包含于第一类型指令集内指令的第一译码逻辑、可处理复数个包含于第二类型指令集内指令的第二译码逻辑，以及控制逻辑，其中上述的第一及第二译码逻辑是自处理器内的撷取逻辑处接收加码指令，并上述的控制逻辑是用以选择性控制第一及第二译码逻辑的作动状态，使得第一译码逻辑进行译码动作时，第二译码逻辑维持于低耗电的休眠状态；第二译码逻辑进行译码动作时，第一译码逻辑维持于低耗电的休眠状态。

主权项

1、一种具有低功率译码电路的处理器，其特征在于，其包含有：撷取加码指令的撷取逻辑；第一译码逻辑，其是译码复数个包含于第一类型指令集内的加码指令，该第一译码逻辑的输入是该撷取逻辑所输出的加码指令；第二译码逻辑，其是译码复数个包含于第二类型指令集内的加码指令，该第二译码逻辑的输入是该撷取逻辑所输出的加码指令；以及控制逻辑，其是选择性控制该第一及第二译码逻辑，以令该第一译码逻辑进行译码动作时，该第二译码逻辑维持于低耗电的休眠状态；该第二译码逻辑进行译码动作时，该第一译码逻辑维持于低耗电的休眠状态的控制逻辑。