| 主权项 |
1.一种可对冗余晶胞阵列正常进行置换之半导体记忆体,包含有:磁心阵列,系具有多数记忆晶胞者;冗余阵列,系可与含有前述磁心阵列内之不良晶胞的置换对象领域进行置换者;置换位址记忆体,系用以将含括前述不良晶胞两侧的第1置换对象领域之位址作为置换对象位址而加以记忆者;及冗余控制部,系用以控制前述磁心阵列与冗余阵列间之置换者;进而,前述冗余控制部系,当前述第1置换对象领域全位于磁心阵列内时,乃依前述置换对象位址而将该第1置换对象领域置换为前述冗余阵列,又,当前述第1置换对象领域中之一部分位于前述磁心阵列之外侧时,即不管前述置换对象位址而将具有前述不良晶胞且位于前述磁心阵列内侧之第2置换对象领域置换为前述冗余阵列。2.如申请专利范围第1项之可对冗余晶胞阵列正常进行置换之半导体记忆体,其中前述冗余控制部系将进行存取时所供给之存取位址与前述置换对象位址作一比较,并依该比较结果而将前述第1置换对象领域置换为冗余阵列。3.如申请专利范围第1项之可对冗余晶胞阵列正常进行置换之半导体记忆体,其中前述磁心阵列具有多数区块,且前述置换对象位址具有该区块位址与区块内位址;又,前述冗余控制部系,当前述第1置换对象领域延伸至邻接之前述区块时,乃依存取时所供给之存取位址与前述区块内位址之比较结果,而将前述邻接之区块中的任一者置换为前述冗余阵列。4.如申请专利范围第1项之可对冗余晶胞阵列正常进行置换之半导体记忆体,其中前述磁心阵列具有多数区块,且该等区块各自具有多数子区块,又,前述置换对象位址具有区块位址、前述子区块之位址及子区块内位址;又,前述冗余控制部系,当前述第1置换对象领域延伸至邻接之前述子区块时,乃依前述存取位址与前述子区块内位址之比较结果,而将前述邻接之子区块中的任一者置换为前述冗余阵列。5.一种可对冗余晶胞阵列正常进行置换之半导体记忆体,包含有:磁心阵列,系具有多数区块,而该等区块具有多数记忆晶胞;冗余阵列,系可与含有前述磁心阵列内之不良晶胞的置换对象领域进行置换者;置换位址记忆体,系用以将含括前述不良晶胞两侧的第1置换对象领域之位址作为置换对象位址而加以记忆者;及冗余控制部,系依前述置换对象位址而将前述磁心阵列置换为冗余阵列者;进而,前述冗余控制部系,当前述第1置换对象领域全位于磁心阵列内且延伸至邻接的区块两侧时,乃依存取位址而选择前述邻接之区块中的任一者,并将该选择之区块置换为前述冗余阵列;又,前述冗余控制部系,当前述第1置换对象领域中之一部分位于磁心阵列之外侧时,乃将具有不良晶胞且位于磁心阵列内侧之第2置换对象领域置换为冗余阵列。6.如申请专利范围第5项之可对冗余晶胞阵列正常进行置换之半导体记忆体,其中前述冗余阵列之大小系与前述区块之大小相同,且前述置换对象位址具有用以表示前述第1置换对象领域之区块的区块位址及区块内位址,又,前述冗余控制部则系藉由进行前述存取位址与前述区块内位址之比较而选择前述邻接之区块中的任一者。7.如申请专利范围第5项之可对冗余晶胞阵列正常进行置换之半导体记忆体,其中前述磁心阵列的各区块更具有多数之子区块;且前述冗余阵列之大小系与前述子区块之大小相同,又,前述置换对象位址具有用以表示前述第1置换对象领域之区块的区块位址、前述子区块之子区块位址及子区块内位址;又,前述冗余控制部则系藉由进行前述存取位址与前述子区块内位址之比较而选择邻接之区块中的任一者。8.如申请专利范围第7项之可对冗余晶胞阵列正常进行置换之半导体记忆体,当前述第1置换对象领域延伸至邻接之子区块时,前述冗余控制部系依前述存取位址而选择该等邻接之子区块中的任一者,并将所选择之子区块置换为冗余阵列。9.如申请专利范围第5项之可对冗余晶胞阵列正常进行置换之半导体记忆体,其中前述多数区块系设置为分别与输出端子相对应,且前述冗余控制部系,当前述第1置换对象领域全位于磁心阵列内且延伸至邻接之区块两侧时,乃依前述存取位址而将前述邻接之区块中的任一者之输出置换为前述冗余阵列之输出,又,前述冗余控制部于前述第1置换对象领域中之一部分位于磁心阵列之外侧时,乃将前述第2置换对象领域之输出置换为冗余阵列之输出。10.如申请专利范围第5项之可对冗余晶胞阵列正常进行置换之半导体记忆体,其系更具有挟于前述区块间之引用阵列,且,前述冗余控制部系,当前述第1置换对象领域中之一部分位于磁心阵列外侧之前述引用阵列内时,乃将前述第2置换对象领域置换为冗余阵列。图式简单说明:第1图系例示半导体记忆体其中一例,即快闪记忆体之习知冗余构成图。第2图系例示本发明实施态样中之置换对象领域与冗余晶胞阵列之置换原理图。第3图系例示本发明实施态样中之置换对象领域与冗余晶胞阵列之置换原理图。第4图系本发明实施态样中之置换对象领域与冗余晶胞阵列之置换原理图。第5图系第1实施态样中之半导体记忆体之构成图。第6图系例示冗余控制部之动作逻辑値表之图。第7图系第1实施态样中之半导体记忆体之构成图。第8图系例示冗余控制部之动作逻辑値表之图第9图系第1实施态样中之I/O位址检测器之逻辑电路图。第10图系第2实施态样中之半导体记忆体之构成图。第11图系第2实施态样中之半导体记忆体之构成图。第12图系第2实施态样中之半导体记忆体之构成图。第13图系第2实施态样中之I/O页码位址检测器之逻辑电路图。 |
