| 主权项 |
1.一种移位暂存器,包括:一开关电路,包括复数个电晶体,该开关电路具有一第一输出端与一第二输出端,并接收一起始脉冲讯号、一第一时脉讯号与一第二时脉讯号,并在所接收之该起始脉冲讯号与该暂存器之一输出讯号二者中有一为低电位时,将所接收之该第一时脉讯号与该第二时脉讯号分别输出至对应之该开关电路之该第一输出端与该第二输出端;一闩锁电路,具有一第一输入端、一第二输入端、一第一输出端与一第二输出端,该闩锁电路之该第一输入端耦接至该开关电路之该第一输出端,该闩锁电路之该第二输入端耦接至该开关电路之该第二输出端,用以闩锁该第一时脉讯号与该第二时脉讯号其中之一;以及一反相电路,具有一第一输入端、一第二输入端与一输出端,该反相电路之该第一输入端耦接至该闩锁电路之该第一输出端,该反相电路之该第二输入端耦接至该闩锁电路之该第二输出端,用以由该反相电路之该输出端输出该暂存器之该输出讯号,该输出讯号为一与该反相电路之该第一输入端所输入之讯号反相之讯号;其中,该第一时脉讯号与该起始脉冲讯号为同相,该第一时脉讯号与该第二时脉讯号为反相。2.如申请专利范围第1项所述之移位暂存器,其中该闩锁电路包括:一第一闩锁单元,具有正输入端、负输入端与输出端,该第一闩锁单元之正输入端耦接至该开关电路之第一输出端,该第一闩锁单元之负输入端耦接至该开关电路之第二输出端,该第一闩锁单元之输出端耦接至该第一闩锁单元之负输入端;以及一第二闩锁单元,具有正输入端、负输入端与输出端,该第二闩锁单元之正输入端耦接至该第一闩锁单元之输出端,该第二闩锁单元之负输入端耦接至该第二闩锁单元之输出端,该第二闩锁单元之输出端耦接至该第一闩锁单元之正输入端;其中,该闩锁电路之第一输出端系为该第一闩锁单元之输出端,该闩锁电路之第二输出端系为该第二闩锁单元之输出端。3.如申请专利范围第2项所述之移位暂存器,其中该闩锁电路系于该第一时脉讯号为该逻辑低电位时,闩锁该第一时脉讯号,而于该第一时脉讯号为该逻辑高电位时,闩锁该第二时脉讯号。4.如申请专利范围第1项所述之移位暂存器,其中该闩锁电路更包括:一第一闩锁单元,具有正输入端、负输入端与输出端,该第一闩锁单元之正输入端耦接至该开关电路之第二输出端,该第一闩锁单元之负输入端耦接至该开关电路之第一输出端,该第一闩锁单元之输出端耦接至该第一闩锁单元之负输入端;以及一第二闩锁单元,具有正输入端、负输入端与输出端,该第二闩锁单元之正输入端耦接至该第一闩锁单元之输出端,该第二闩锁单元之负输入端耦接至该第二闩锁单元之输出端,该第二闩锁单元之输出端耦接至该第一闩锁单元之正输入端;其中,该闩锁电路之第一输出端系为该第一闩锁单元之输出端,该闩锁电路之第二输出端系为该第二闩锁单元之输出端。5.如申请专利范围第4项所述之移位暂存器,其中该闩锁电路系于该第二时脉讯号为该逻辑低电位时,闩锁该第二时脉讯号,而于该第二时脉讯号为该逻辑高电位时,闩锁该第一时脉讯号。6.如申请专利范围第1项所述之移位暂存器,其中该开关电路包括:一第一电晶体,该第一电晶体之源极端耦接至该第一时脉讯号之讯号源,该第一电晶体之闸极端耦接至该反相电路之输出端,用以接收并根据该输出讯号决定导通该第一电晶体与否;一第二电晶体,该第二电晶体之源极端耦接至该第一电晶体之汲极端,且该第二电晶体之闸极端耦接至该起始脉冲讯号之讯号源,用以接收并根据该起始脉冲讯号决定导通该第二电晶体与否;一第三电晶体,该第三电晶体之源极端耦接至该第二时脉讯号之讯号源,该第三电晶体之闸极端耦接至该起始脉冲讯号之讯号源,用以接收并根据该起始脉冲讯号决定导通该第三电晶体与否;以及一第四电晶体,该第四电晶体之汲极端耦接至该第二时脉讯号之讯号源,该第四电晶体之源极端耦接至该第三电晶体之汲极端,该第四电晶体之闸极端耦接至该反相电路之输出端,用以接收并根据该输出讯号决定导通该第四电晶体与否;其中,该第二电晶体之该源极端系为该开关电路之第一输出端,且该第三电晶体之汲极端系为该开关电路之第二输出端。7.如申请专利范围第1项所述之移位暂存器,其中该反相电路包括奇数个反相单元,且该些反相单元中之任一个包括:一第一P型电晶体,该第一P型电晶体之汲极端耦接至一高电位,该第一P型电晶体之闸极端接收一第一输入讯号,并根据该第一输入讯号决定导通该第一P型电晶体与否;以及一第二P型电晶体,该第二P型电晶体之汲极端耦接至该第一P型电晶体之源极端,该第二P型电晶体之源极端耦接至一低电位,该第二电晶体之闸极端接收一第二输入讯号,并根据该第二输入讯号决定导通该第二P型电晶体与否;其中,该些反相单元中之任一个反相单元系以该第一P型电晶体与该第二P型电晶体之导通与否,以决定该反相单元之输出为一逻辑高电位或一逻辑低电位。8.一种移位暂存器组,该移位暂存器组系接收一第一时脉讯号、一第二时脉讯号与一起始脉冲讯号,该移位暂存器组包括:一第一移位暂存器,具有第一输入端、第二输入端、起始脉冲讯号端以及输出端,该第一移位暂存器之第一输入端接收该第一时脉讯号,该第一移位暂存器之第二输入端接收该第二时脉讯号,该第一移位暂存器之起始脉冲讯号端接收该起始脉冲讯号,该第一移位暂存器系根据该第一时脉讯号、该第二时脉讯号与该起始脉冲讯号输出一第一输出讯号;以及一第二移位暂存器,具有第一输入端、第二输入端、起始脉冲讯号端以及输出端,该第二移位暂存器之第一输入端接收该第一时脉讯号,该第二移位暂存器之第二输入端接收该第二时脉讯号,该第二移位暂存器之起始脉冲讯号端接收该第一输出讯号,该第二移位暂存器系根据该第一时脉讯号、该第二时脉讯号与该第一输出讯号输出一第二输出讯号;其中,该第一移位暂存器与该第二移位暂存器在经由该起始脉冲讯号端接收到同相之讯号时,会分别输出该第一时脉讯号与该第二时脉讯号,且该第一时脉讯号与该起始脉冲讯号为同相,该第一时脉讯号与该第二时脉讯号为反相,而该第一移位暂存器系与该第二暂存器交叉串联以形成该移位暂存器组。9.一种移位暂存器组,接收一第一时脉讯号、一第二时脉讯号与一起始脉冲讯号,该移位暂存器组包括:至少一奇数级移位暂存器,该奇数级移位暂存器具有第一输入端、第二输入端、起始脉冲讯号端以及输出端,该奇数级移位暂存器之第一输入端接收该第一时脉讯号,该奇数级移位暂存器之第二输入端接收该第二时脉讯号,该奇数级移位暂存器的起始脉冲讯号端接收该起始脉冲讯号或前一级移位暂存器之输出讯号二者之一,该奇数级移位暂存器之输出端则输出相对应之一输出讯号;以及至少一偶数级移位暂存器,该偶数级移位暂存器具有第一输入端、第二输入端、起始脉冲讯号端以及输出端,该偶数级移位暂存器之第一输入端接收该第二时脉讯号,该偶数级移位暂存器之第二输入端接收该第一时脉讯号,该偶数级移位暂存器之起始脉冲讯号端耦接至前一级移位暂存器之输出端;其中,该第一时脉讯号与该起始脉冲讯号为同相,该第一时脉讯号与该第二时脉讯号为反相,且该奇数级移位暂存器与该偶数级移位暂存器系使用相同架构之移位暂存器。10.如申请专利范围第9项所述之移位暂存器组,其中当有多个奇数级移位暂存器与多个偶数级移位暂存器时,该些奇数级移位暂存器与该些偶数级移位暂存器系以交错方式连接排列。11.如申请专利范围第9项所述之移位暂存器组,其中该些移位暂存器中之任一个系包括:一开关电路,包括复数个电晶体,该开关电路具有第一输出端与第二输出端,并在所接收之该起始脉冲讯号与该输出讯号二者中有一为低电位时,将所接收之该第一时脉讯号与该第二时脉讯号分别输出至对应之该开关电路之第一输出端与第二输出端;一闩锁电路,具有第一输入端、第二输入端、第一输出端与第二输出端,该闩锁电路之第一输入端耦接至该开关电路之第一输出端,该闩锁电路之第二输入端耦接至该开关电路之第二输出端,用以闩锁该第一时脉讯号与该第二时脉讯号其中之一;以及一反相电路,具有第一输入端、第二输入端与输出端,该反相电路之第一输入端耦接至该闩锁电路之第一输出端,该反相电路之第二输入端耦接至该闩锁电路之第二输出端,用以由该反相电路之输出端输出该输出讯号,该输出讯号为由该反相电路之该第一输入端所输入之讯号反相之讯号。12.如申请专利范围第11项所述之移位暂存器组,其中该闩锁电路包括:一第一闩锁单元,具有正输入端、负输入端与输出端,该第一闩锁单元之正输入端耦接至该开关电路之第一输出端,该第一闩锁单元之负输入端耦接至该开关电路之第二输出端,该第一闩锁单元之输出端耦接至该第一闩锁单元之负输入端;以及一第二闩锁单元,具有正输入端、负输入端与输出端,该第二闩锁单元之正输入端耦接至该第一闩锁单元之输出端,该第二闩锁单元之负输入端耦接至该第二闩销单元之输出端,该第二闩锁单元之输出端耦接至该第一闩锁单元之正输入端;其中,该闩锁电路之第一输出端系为该第一闩锁单元之输出端,该闩锁电路之第二输出端系为该第二闩锁单元之输出端。13.如申请专利范围第12项所述之移位暂存器组,其中该闩锁电路系于该第一时脉讯号为该逻辑低电位时,闩锁该第一时脉讯号,而于该第一时脉讯号为该逻辑高电位时,闩锁该第二时脉讯号。14.如申请专利范围第11项所述之移位暂存器组,其中该闩锁电路更包括:一第一闩锁单元,具有正输入端、负输入端与输出端,该第一闩锁单元之正输入端耦接至该开关电路之第二输出端,该第一闩锁单元之负输入端耦接至该开关电路之第一输出端,该第一闩锁单元之输出端耦接至该第一闩锁单元之负输入端;以及一第二闩锁单元,具有正输入端、负输入端与输出端,该第二闩锁单元之正输入端耦接至该第一闩锁单元之输出端,该第二闩锁单元之负输入端耦接至该第二闩锁单元之输出端,该第二闩锁单元之输出端耦接至该第一闩锁单元之正输入端;其中,该闩锁电路之第一输出端系为该第一闩锁单元之输出端,该闩锁电路之第二输出端系为该第二闩锁单元之输出端。15.如申请专利范围第14项所述之移位暂存器组,其中该闩锁电路系于该第二时脉讯号为该逻辑低电位时,闩锁该第二时脉讯号,而于该第二时脉讯号为该逻辑高电位时,闩锁该第一时脉讯号。16.如申请专利范围第11项所述之移位暂存器组,其中该开关电路包括:一第一电晶体,该第一电晶体之源极端耦接至该第一时脉讯号之讯号源,该第一电晶体之闸极端耦接至该反相电路之输出端,用以接收并根据该输出讯号决定导通该第一电晶体与否;一第二电晶体,该第二电晶体之源极端耦接至该第一电晶体之汲极端,且该第二电晶体之闸极端耦接至该起始脉冲讯号之讯号源,用以接收并根据该起始脉冲讯号决定导通该第二电晶体与否;一第三电晶体,该第三体电晶体之源极端耦接至该第二时脉讯号之讯号源,该第三电晶体之闸极端耦接至该起始脉冲讯号之讯号源,用以接收并根据该起始脉冲讯号决定导通该第三电晶体与否;以及一第四电晶体,该第四电晶体之汲极端耦接至该第二时脉讯号之讯号源,该第四电晶体之源极端耦接至该第三电晶体之汲极端,该第四电晶体之闸极端耦接至该反相电路之输出端,用以接收并根据该输出讯号决定导通该第四电晶体与否;其中,该第二电晶体之该源极端系为该开关电路之第一输出端,且该第三电晶体之汲极端系为该开关电路之第二输出端。17.如申请专利范围第11项所述之移位暂存器组,其中该反相电路包括奇数个反相单元,且该些反相单元中之任一个包括:一第一P型电晶体,该第一P型电晶体之汲极端耦接至一高电位,该第一P型电晶体之闸极端接收一第一输入讯号,并根据该第一输入讯号决定导通该第一P型电晶体与否;以及一第二P型电晶体,该第二P型电晶体之汲极端耦接至该第一P型电晶体之源极端,该第二P型电晶体之源极端耦接至一低电位,该第二电晶体之闸极端接收一第二输入讯号,并根据该第二输入讯号决定导通该第二P型电晶体与否;其中,该些反相单元中之任一个系以该第一P型电晶体与该第二P型电晶体之导通与否,以决定输出为一逻辑高电位与一逻辑低电位其中之一。18.一种显示系统,包括:一时序控制器,用以输出多数个不同时序扫描讯号、一起始脉冲讯号、一第一时脉讯号与一第二时脉讯号;一闸极驱动电路,电性耦接至该时序控制器,用以根据该些不同时序扫描讯号而输出一驱动讯号;一伽傌调整电压,用以输出一伽傌调整电压;一资料驱动电路,电性耦接至该时序控制器与该伽傌调整电压,用以接收一起始脉冲讯号、该第一时脉讯号与该第二时脉讯号,该资料驱动电路包括一移位暂存器组,该移位暂存器组系由一第一移位暂存器系与一第二暂存器交叉串联形成,其中该第一移位暂存器与该第二移位暂存器在接收到同相之讯号时,会分别输出该第一时脉讯号与该第二时脉讯号;以及一平面显示单元,由该资料驱动电路与该闸极驱动电路所驱动。19.一种电子装置,接收一第一时脉讯号、一第二时脉讯号与一起始脉冲讯号,其特征在于至少包括一移位暂存器组,而该移位暂存器组系由一第一移位暂存器与一第二暂存器交叉串联形成,其中该第一移位暂存器与该第二移位暂存器在接收到与该起始脉冲讯号同相之讯号时,会分别输出该第一时脉讯号与该第二时脉讯号,其中该第一时脉讯号与该起始脉冲讯号为同相,且该第一时脉讯号与该第二时脉讯号为反相。图式简单说明:第1A图是绘示依照本发明一较佳实施例的一种显示系统之电路方块图。第1B图是绘示依照本发明一较佳实施例的一种资料驱动电路之电路方块图。第1C图是绘示依照本发明一较佳实施例的一种移位暂存器的电路图。第2图是绘示依照本发明一较佳实施例的另一种移位暂存器的电路图。第3图是绘示依照本发明一较佳实施例的一种移位暂存器输入讯号波形图。第4图是绘示依照本发明一较佳实施例的一种反相单元电路图。第5A图是绘示依照本发明一较佳实施例的一种移位暂存器组的电路方块图。第5B图是绘示依照本发明一较佳实施例的另一种移位暂存器组的电路方块图。第6图是绘示依照本发明一较佳实施例的一种移位暂存器的各级输出之电压-时间曲线图。第7图系绘示习知之移位暂存器组之电路方块图。第8图系绘示习知之移位暂存器之电路图。 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