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<P>L'invention concerne un procédé de vérification d'un circuit intégré comprenant des composants reliés par des connexions, le circuit intégré étant défini par des représentations "physique" et "schématique", comprenant les étapes suivantes : établir une description physique annotée du circuit permettant d'associer à chaque connexion de la représentation schématique plusieurs polygones de la représentation physique constituant une piste ; définir au moins un type de signal pouvant se propager sur les connexions ; définir, pour chaque type de signal, des règles devant être vérifiées par chaque piste sur laquelle le type de signal considéré peut se propager, des caractéristiques géométriques propres d'une piste donnée et/ou des caractéristiques relatives au positionnement d'une piste donnée par rapport à d'autres pistes devant être vérifiées pour chaque règle ; déterminer, pour chaque connexion, si les pistes associées aux connexions étudiées vérifient les règles correspondant aux types de signaux susceptibles de se propager sur chaque connexion.</P>
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