| 主权项 |
1.一种制造一半导体产品之方法,至少包含:提供一嵌入式半导体产品包含:一嵌入式逻辑区域,并于其中形成一逻辑场效电晶体元件;一嵌入式记忆区域,并于其中形成一记忆场效电晶体元件;以及一截口区域,并于其中形成一截口场效电晶体元件;以及测量每一该逻辑场效电晶体元件、每一该记忆场效电晶体元件以及每一该截口场效电晶体元件中之该嵌入式半导体产品的闸电极线宽。2.如申请专利范围第1项所述之方法,其中每一该逻辑场效电晶体元件、每一该记忆场效电晶体元件以及每一该截口场效电晶体元件具有0.05至0.15微米之一线宽。3.如申请专利范围第1项所述之方法,其中每一该场效电晶体元件及该记忆场效电晶体元件具有一闸电极线宽:从1比1至1比1000之间隔距离比。4.如申请专利范围第1项所述之方法,其中该嵌入式半导体产品更包含一非截口及非嵌入式区域,形成于一非截口及非嵌入之场效电晶体元件中。5.如申请专利范围第4项所述之方法,更包含测量该非截口及非嵌入之场效电晶体元件之一闸电极线宽。6.一种制造一半导体产品之方法,至少包含:提供一嵌入式半导体产品包含:一嵌入式逻辑区域,并于其中形成一逻辑场效电晶体元件;一嵌入式记忆区域,并于其中形成一记忆场效电晶体元件;以及一截口区域,并于其中形成一截口场效电晶体元件;测量每一该逻辑场效电晶体元件、每一该记忆场效电晶体元件以及每一该截口场效电晶体元件中之该嵌入式半导体产品的闸电极线宽;以及比较每一该逻辑场效电晶体元件、每一该记忆场效电晶体元件以及每一该截口场效电晶体元件中之该闸电极线宽。7.如申请专利范围第6项所述之方法,其中每一该逻辑场效电晶体元件、该记忆场效电晶体元件以及该截口场效电晶体元件具有一线宽从0.05至0.15微米。8.如申请专利范围第6项所述之方法,其中每一该逻辑场效电晶体元件及每一该记忆场效电晶体元件,具有一闸电极线宽:从1比1至1比1000之间隔距离比。9.如申请专利范围第6项所述之方法,其中该已量测之闸电极线宽系比较于该些各个线宽量测之中。10.如申请专利范围第6项所述之方法,其中该已量测之闸电极线宽系比较于特定目标値。11.如申请专利范围第6项所述之方法,其中该嵌入式半导体产品,更包含在一非截口及非嵌入区域中,形成一非截口及非嵌入之场效电晶体元件。12.如申请专利范围第11项所述之方法,更包含测量该非截口及非嵌入式场效电晶体元件之一闸电极线宽。13.一种制造一半导体产品之方法,至少包含:提供一嵌入式半导体产品包含:一嵌入式逻辑区域,并于其中形成一逻辑场效电晶体元件;一嵌入式记忆区域,并于其中形成一记忆场效电晶体元件;以及一截口区域,并于其中形成一截口场效电晶体元件;测量每一该逻辑场效电晶体元件、每一该记忆场效电晶体元件以及每一该截口场效电晶体元件中之该嵌入式半导体产品的闸电极线宽;比较每一该逻辑场效电晶体元件、每一该记忆场效电晶体元件及每一该截口场效电晶体元件之该闸电极线宽至特定目标値,据此,以决定一套误差;以及当调整至少一罩幕图案尺寸或一暴光状况时,制造一第二嵌入式半导体产品以便对该套误差做补偿。14.如申请专利范围第13项所述之方法,其中每一该逻辑场效应电晶体元件、每一该记忆场效电晶体元件以及每一该截口场效电晶体元件,具有一线宽从0.05至0.15微米。15.如申请专利范围第13项所述之方法,其中每一该逻辑场效电晶体元件及每一该记忆场效电晶体元件具有一闸电极线宽:从1比1至1比1000之间隔距离比。16.如申请专利范围第13项所述之方法,其中该嵌入式半导体产品,更包含在一非截口及非嵌入区域中,形成一非截口及非嵌入之场效电晶体元件。17.如申请专利范围第16项所述之方法,更包含测量该非截口及非嵌入之场效电晶体之一闸电极线宽。18.如申请专利范围第13项所述之方法,其中仅有该罩幕图案尺寸系需要调整。19.如申请专利范围第13项所述之方法,其中仅有该曝光状况下系需要调整。20.如申请专利范围第13项所述之方法,其中该罩幕图案尺寸及该曝光状况两者皆需调整。图式简单说明:第1图系绘示一场效电晶体元件的概要横向剖面图,此场效电晶体元件之闸电极线宽,能依照本发明之较佳实施例来量测之;第2图及第3图系绘示符合本发明之一半导体底材中,形成半导体晶粒之一对的概要平面图;第4图系绘示一制程流程图,用以说明本发明之方法;第5图系绘示对于使用两个个别的罩幕来形成闸电极,其闸电极线宽偏移-场效电晶体类型之一关系图表;第6图系绘示对于使用个别的曝光设备来形成闸电极,其闸电极线宽偏移-场效电晶体类型之一关系图表。 |
