半导体记忆装置及基准胞之修正方法

摘要

本发明之半导体记忆装置包含多数记忆胞(1)，其系可在1胞内记忆且重写N值资料者；基准胞(2)，其系记忆使用于读出记忆胞(1)所记忆之资料值时之基准值者；计数器电路(3)，其系计数基准胞(2)之读出次数者；确认手段(4)，其系在所计数之前述读出次数达到规定值时，确认记忆于基准胞之基准值是否在预先设定之范围者；修正手段(5)，其系在确认手段(4)确认基准值在范围外时，依据主基准胞(6)修正该基准值而使其收纳于范围内者。藉此构成，可提供可高效率地修正基准胞之状态，防止干扰等所引起之基准胞之劣化，且高精度地保持基准胞之值之半导体记忆装置。

主权项

1.一种半导体记忆装置,其系包含:多数记忆胞,其系可在1胞内记忆且重写N値资料(N为2以上之自然数)者;基准胞,其系记忆使用于读出前述记忆胞所记忆之资料値时之基准値者;计数器电路,其系计数前述基准胞之读出次数者;及确认手段,其系在前述计数器电路所计数之前述读出次数达到规定値时,确认记忆于前述基准胞之前述基准値是否在预先设定之范围者。2.如申请专利范围第1项之半导体记忆装置,其中前述计数器电路计数前述基准胞之读出动作、写入动作、删除动作中至少一种动作之前述基准胞之读出次数者。3.如申请专利范围第1项之半导体记忆装置,其中前述确认手段包含修正手段,其系在确认前述基准値在前述范围外时,修正该基准値而使其收纳于前述范围内者。4.如申请专利范围第3项之半导体记忆装置,其中前述修正手段系利用固定于与前述基准胞有别之主基准胞之主基准値,修正前述基准値者。5.如申请专利范围第4项之半导体记忆装置,其中前述主基准胞系利用固定电阻构成者。6.如申请专利范围第1项之半导体记忆装置,其中前述记忆胞与前述基准胞包含电阻因电应力而变化,前述电应力解除后,变化之电阻仍会被保持之非挥发性可变电阻元件与选择电晶体者。7.如申请专利范围第6项之半导体记忆装置,其中前述非挥发性可变电阻元件系在电极间形成含锰之钙钛矿构造之氧化物者。8.一种半导体记忆装置,其系包含:多数记忆胞,其系可在1胞内记忆且重写N値资料(N为2以上之自然数)者;基准胞,其系记忆使用于读出前述记忆胞所记忆之资料値时之基准値者;时序产生电路;及确认手段,其系与前述时序产生电路输出之同步信号同步确认记忆于前述基准胞之前述基准値是否在预先设定之范围者。9.如申请专利范围第8项之半导体记忆装置,其中前述确认手段包含修正手段,其系在确认前述基准値在前述范围外时,修正该基准値而使其收纳于前述范围内者。10.如申请专利范围第9项之半导体记忆装置,其中前述修正手段系利用固定于与前述基准胞有别之主基准胞之主基准値,修正前述基准値者。11.如申请专利范围第10项之半导体记忆装置,其中前述主基准胞系利用固定电阻构成者。12.如申请专利范围第8项之半导体记忆装置,其中前述记忆胞与前述基准胞包含电阻因电应力而变化,前述电应力解除后,变化之电阻仍会被保持之非挥发性可变电阻元件与选择电晶体者。13.如申请专利范围第12项之半导体记忆装置,其中前述非挥发性可变电阻元件系在电极间形成含锰之钙钛矿构造之氧化物者。14.一种基准胞之修正方法,其系包含:前述基准胞记忆使用于读出可在1胞内记忆且重写N値资料(N为2以上之自然数)之多数记忆胞所记忆之资料値时之基准値;计数前述基准胞之读出次数;在所计数之前述读出次数达到规定値时,确认记忆于前述基准胞之前述基准値是否在预先设定之范围;在确认前述基准値在前述范围外时,修正该基准値而使其收纳于前述范围内者。15.一种基准胞之修正方法,其系包含:前述基准胞记忆使用于读出可在1胞内记忆且重写N値资料(N为2以上之自然数)之多数记忆胞所记忆之资料値时之基准値;与时序产生电路输出之同步信号同步确认记忆于前述基准胞之前述基准値是否在预先设定之范围;在确认前述基准値在前述范围外时,修正该基准値而使其收纳于前述范围内者。图式简单说明:图1系表示本发明之半导体记忆装置之一实施形态之电路区块构成图。图2系以往之快闪记忆体之电路区块构成图。图3系记忆胞之电阻分布说明图。图4系本发明之半导体记忆装置之要部之电路图。图5系表示本发明之半导体记忆装置之基准胞之修正处理之流程图。图6系本发明之半导体记忆装置之另一实施形态之要部之电路图。图7系本发明之半导体记忆装置之读出动作之要部之电路图。图8系表示本发明之半导体记忆装置之要部之电路区块构成图。图9系表示本发明之半导体记忆装置之要部之电路区块构成图。