| 主权项 |
1.一种具单边埋入带之记忆体装置的制造方法,包括:提供一半导体基底;形成至少一沟槽于该基底中;形成一沟槽电容器于该沟槽中下方;形成一环状绝缘层于该沟槽电容器上方之该沟槽侧壁表面;形成一第一导电层于该沟槽电容器上方之该环状绝缘层所包围之区域内;形成一第二导电层于该第一导电层与该环状绝缘层上方;顺应性形成一蚀刻罩幕层于该第二导电层表面与该沟槽侧壁上;去除部份该蚀刻罩幕层,以形成仅位于该沟槽的单一侧壁表面以及该沟槽的部分底部之一图案化蚀刻罩幕层,使得部分该第二导电层显露出;以该图案化蚀刻罩幕层为遮蔽,蚀刻该第二导电层,以使未被该图案化蚀刻罩幕层覆盖之该沟槽单一侧壁的露出面积扩大;顺应性形成一牺牲层于该图案化蚀刻罩幕层表面、显露出之该沟槽单一侧壁表面以及未被该图案化蚀刻罩幕层覆盖之该第二导电层侧壁表面;蚀刻部分该牺牲层、该第二导电层以及部分该第一导电层,直到部分该第一导电层表面低于该环状绝缘层之上表面为止;形成一隔离层,以填满于该第二导电层与该沟槽侧壁之间的该沟槽;以及形成一第一控制闸极于该隔离层上方。2.如申请专利范围第1项所述之具单边埋入带之记忆体装置的制造方法,其中更包括:形成一埋入带于该第二导电层周围之该基底中。3.如申请专利范围第2项所述之具单边埋入带之记忆体装置的制造方法,其中更包括:形成一第二控制闸极于该埋入带外侧之基底表面。4.如申请专利范围第3项所述之具单边埋入带之记忆体装置的制造方法,其中该第二控制闸极包括:一闸极结构,设置于该基底表面,系由堆叠之一闸极介电层与一闸极导电层所构成;以及一间隔壁,设置于该闸极结构之侧壁表面。5.如申请专利范围第3项所述之具单边埋入带之记忆体装置的制造方法,其中更包括:形成一掺杂区于该第二控制闸极两侧之该基底中。6.如申请专利范围第1项所述之具单边埋入带之记忆体装置的制造方法,其中该环状绝缘层系一氧化层或一氮化物。7.如申请专利范围第1项所述之具单边埋入带之记忆体装置的制造方法,其中该第一导电层系一掺杂的复晶矽层或一掺杂的非晶矽层。8.如申请专利范围第1项所述之具单边埋入带之记忆体装置的制造方法,其中该第二导电层系一轻掺杂的复晶矽层或一非晶矽层。9.如申请专利范围第7项所述之具单边埋入带之记忆体装置的制造方法,其中更包括:施行一热处理程序,使该第一导电层中的掺杂离子经由该第二导电层而扩散至该基底中,以形成该埋入带于该第二导电层周围之该基底中。10.如申请专利范围第1项所述之具单边埋入带之记忆体装置的制造方法,其中该隔离层系一氧化层。11.如申请专利范围第1项所述之具单边埋入带之记忆体装置的制造方法,其中该第一控制闸极包括:一闸极结构,设置于该基底表面,系由堆叠之一闸极介电层与一闸极导电层所构成;以及一间隔壁,设置于该闸极结构之侧壁表面。12.如申请专利范围第1项所述之具单边埋入带之记忆体装置的制造方法,其中该蚀刻罩幕层系一氮化物。13.如申请专利范围第1项所述之具单边埋入带之记忆体装置的制造方法,其中蚀刻后残留之该第二导电层与该隔离层各占该沟槽截面积之一半。14.如申请专利范围第1项所述之具单边埋入带之记忆体装置的制造方法,其中该牺牲层之材质系氮化物。15.如申请专利范围第1项所述之具单边埋入带之记忆体装置的制造方法,其中形成该图案化蚀刻罩幕层之方法包括:顺应性形成一非晶质矽层于该蚀刻罩幕层表面;以一倾斜角度对该非晶质矽层施加一离子布植,使得位于该沟槽底之部分该非晶质矽层未被施加该离子布植;去除未被施加该离子布植之部分该非晶质矽层,以形成一图案化非晶质矽层;以及以该图案化非晶质矽层为遮蔽,蚀刻该蚀刻罩幕层,以形成该图案化蚀刻罩幕层。16.一种具单边埋入带之记忆体装置的制造方法,包括:提供一半导体基底;形成至少一沟槽于该基底中;形成一沟槽电容器于该沟槽中下方;形成一环状绝缘层于该沟槽电容器上方之该沟槽侧壁表面;形成一第一导电层于该沟槽电容器上方之该环状绝缘层所包围之区域内;形成一第二导电层于该第一导电层与该环状绝缘层上方;顺应性依序形成一蚀刻罩幕层与一非晶质矽层于该第二导电层表面与该沟槽侧壁上;以一倾斜角度对该非晶质矽层施加一离子布植,使得位于该沟槽底之部分该非晶质矽层未被施加该离子布植;去除未被施加该离子布植之部分该非晶质矽层,以形成一图案化非晶质矽层;以及以该图案化非晶质矽层为遮蔽,蚀刻该蚀刻罩幕层,以形成仅位于该沟槽的单一侧壁表面以及该沟槽的部分底部之一图案化蚀刻罩幕层,使得部分该第二导电层显露出;以该图案化蚀刻罩幕层为遮蔽,蚀刻该第二导电层,以使未被该图案化蚀刻罩幕层覆盖之该沟槽单一侧壁的露出面积扩大;顺应性形成一牺牲层于该图案化蚀刻罩幕层表面、显露出之该沟槽单一侧壁表面以及未被该图案化蚀刻罩幕层覆盖之该第二导电层侧壁表面;蚀刻部分该牺牲层、该第二导电层以及部分该第一导电层,直到部分该第一导电层表面低于该环状绝缘层之上表面为止;形成一隔离层,以填满于该第二导电层与该沟槽侧壁之间的该沟槽;以及形成一第一控制闸极于该隔离层上方。17.如申请专利范围第16项所述之具单边埋入带之记忆体装置的制造方法,其中更包括:形成一埋入带于该第二导电层周围之该基底中。18.如申请专利范围第17项所述之具单边埋入带之记忆体装置的制造方法,其中更包括:形成一第二控制闸极于该埋入带外侧之基底表面。19.如申请专利范围第18项所述之具单边埋入带之记忆体装置的制造方法,其中该第二控制闸极包括:一闸极结构,设置于该基底表面,系由堆叠之一闸极介电层与一闸极导电层所构成;以及一间隔壁,设置于该闸极结构之侧壁表面。20.如申请专利范围第18项所述之具单边埋入带之记忆体装置的制造方法,其中更包括:形成一掺杂区于该第二控制闸极两侧之该基底中。21.如申请专利范围第16项所述之具单边埋入带之记忆体装置的制造方法,其中该环状绝缘层系一氧化层或一氮化物。22.如申请专利范围第16项所述之具单边埋入带之记忆体装置的制造方法,其中该第一导电层系一掺杂的复晶矽层。23.如申请专利范围第16项所述之具单边埋入带之记忆体装置的制造方法,其中该第二导电层系一轻掺杂的复晶矽层或一非晶矽层。24.如申请专利范围第22项所述之具单边埋入带之记忆体装置的制造方法,其中更包括:施行一热处理程序,使该第一导电层中的掺杂离子经由该第二导电层而扩散至该基底中,以形成该埋入带于该第二导电层周围之该基底中。25.如申请专利范围第16项所述之具单边埋入带之记忆体装置的制造方法,其中该隔离层系一氧化层。26.如申请专利范围第16项所述之具单边埋入带之记忆体装置的制造方法,其中该第一控制闸极包括:一闸极结构,设置于该基底表面,系由堆叠之一闸极介电层与一闸极导电层所构成;以及一间隔壁,设置于该闸极结构之侧壁表面。27.如申请专利范围第16项所述之具单边埋入带之记忆体装置的制造方法,其中该蚀刻罩幕层系一氮化物。28.如申请专利范围第16项所述之具单边埋入带之记忆体装置的制造方法,其中蚀刻后残留之该第二导电层与该隔离层各占该沟槽截面积之一半。29.如申请专利范围第16项所述之具单边埋入带之记忆体装置的制造方法,其中该牺牲层之材质系氮化物。图式简单说明:第1图系显示习知之具单边埋入带之记忆体装置之结构剖面图。第2图至第12图系显示根据本发明之具单边埋入带之记忆体装置之一较佳实施例之制程剖面图。 |
