半导体记忆体装置

摘要

一种半导体记忆体装置包括沿一第一方向配备之字元线、沿一与第一方向相交之第二方向配备之位元线、于字元线与位元线之交叉点配备之记忆体单元(每个记忆体单元包括一MISFET(金属绝缘半导体场效应电晶体)，其每个储存充当一阈值电压差之资料)、沿第二方向配备之参考位元线、于字元线与参考位元线之交叉点配备之参考单元－－由相同字元线激活之2N个该等参考单元(其中N系一自然数)充当记忆体单元，从中读出资料以生成一参考电流、以及一资料感应电路，其根据参考电流及一流经该待读取之记忆体单元之单元电流而自该记忆体单元读出资料。

主权项

1.一种半导体记忆体装置,其包括:沿一第一方向配备之彼此平行之复数个字元线;沿一与该第一方向相交之第二方向配备的彼此平行之复数个位元线;在该字元线及该位元线之交叉点配备之复数个记忆体单元,每个记忆体单元包括一具有连接于该位元线之一的汲极区之MISFET、一连接于源极线之一的源极区、一连接于该字元线之一的闸电极以及一在该源极区及该汲极区之间的浮体,该浮体处于一电子浮动状态,其中每个记忆体单元储存充当一阈値电压差之资料;沿该第二方向配备之复数个参考位元线;配备于该字元线与该参考位元线之交叉点之复数个参考单元,藉由充当资料待从中读出之记忆体单元之相同字元线激活2N个参考单元,以便在从该记忆体单元读出资料时产生一参考电流,其中N系一自然数;以及一资料感应电路,其根据该参考电流以及一流经待读取之记忆体单元之单元电流而从该记忆体单元读出资料。2.如申请专利范围第1项之半导体记忆体装置,其中该参考单元之结构与该记忆体单元之结构相同。3.如申请专利范围第1项之半导体记忆体装置,其中,关于该等参考位元线,配备在该第一方向之一侧的位元线数目与配备在该第一方向之另一侧的位元线数目相同。4.如申请专利范围第1项之半导体记忆体装置,其中,在藉由一字元线激活之2N个参考单元中,N个参考单元系用于储存"0"资料以及其余N个参考单元系用于储存"1"资料。5.如申请专利范围第1项之半导体记忆体装置,其进一步包括:一参考电压发生电路,其根据藉由被激活之2N个参考单元产生参考电流而产生一参考电压;以及一感应放大器电路,其根据该参考电压以及该单元电流产生一资料电压,以便藉由将该资料电压与该参考电压比较而从该记忆体单元读出资料。6.如申请专利范围第5项之半导体记忆体装置,其中为一参考电压发生电路配备2N个参考位元线。7.如申请专利范围第5项之半导体记忆体装置,其中为一参考电压发生电路配备一感应放大器电路。8.如申请专利范围第5项之半导体记忆体装置,其中为一参考电压发生电路配备复数个感应放大器电路。9.如申请专利范围第6项之半导体记忆体装置,其中为一参考电压发生电路配备一感应放大器电路。10.如申请专利范围第6项之半导体记忆体装置,其中为一参考电压发生电路配备复数个感应放大器电路。11.如申请专利范围第5项之半导体记忆体装置,其中该参考单元之结构与该记忆体单元之结构相同。12.如申请专利范围第11项之半导体记忆体装置,其中,在藉由一字元线激活之2N个参考单元中,N个参考单元系用于储存"0"资料以及其余N个参考单元系用于储存"1"资料。13.如申请专利范围第12项之半导体记忆体装置,其中该资料感应电路使该参考电流增加P倍,使单元电流增加Q倍,并将该增加P倍之参考电流与该增加Q倍之单元电流比较,以便从该记忆体单元读出资料,其中P及Q系任何给定之正数。14.如申请专利范围第13项之半导体记忆体装置,其中P/Q系1/2N。15.如申请专利范围第1项之半导体记忆体装置,其中MISFET之阈値电压根据聚集于该浮体中之多数载流子的数目而变化。16.一种半导体记忆体装置,其包括:沿一第一方向配备之彼此平行之复数个字元线;沿一与该第一方向相交之一第二方向配备的彼此平行之复数个位元线;配备于该字元线与该位元线之交叉点之复数个记忆体单元;沿该第二方向配备之复数个参考位元线;配备于该字元线与该参考位元线之交叉点之复数个参考单元,藉由充当资料待从中读出之记忆体单元之相同字元线激活2N个参考单元,以便在从该记忆体单元读出资料时产生一参考电流,其中N系一自然数;以及一资料感应电路,其根据该参考电流以及一流经待读取之记忆体单元之单元电流而从该记忆体单元读出资料。图式简单说明:图1系根据一第一实施例之半导体记忆体装置中之记忆体单元阵列及其周边的局部配置平面图;图2系一示意截面图,其说明一根据第一实施例之记忆体单元及参考单元之结构;图3系一电路图,其说明根据第一实施例之记忆体单元及参考单元中之闸电极、源极及汲极之间的连接关系;图4系一图解,其用于说明藉由利用闸极电压与浮体电位之间的关系改变记忆体单元之阈値;图5系一电路图,其展示一根据第一实施例之感应放大器电路之组态;图6系一电路图,其展示一根据第一实施例之位元线选择电路之组态;图7系一电路图,其展示一根据第一实施例之参考电压发生电路之组态;图8系一图解,其展示根据第一实施例之感应放大器电路的第一感应放大器以及参考电压发生电路的第二感应放大器之等放电路;图9系根据一第二实施例之半导体记忆体装置中的记忆体单元阵列及其周边之配置平面图;图10系根据一第三实施例之半导体记忆体装置中之记忆体单元阵列及其周边的配置平面图;图11系一电路图,其展示根据第三实施例之位元线选择电路之组态;图12系一图解,其展示根据第三实施例之感应放大器电路的第一感应放大器以及参考电压发生电路的第二感应放大器之等放电路;以及图13系一相关半导体记忆体装置中之记忆体单元阵列及其周边的配置平面图。