| 主权项 |
1.一种不具铝尖凸之金属层(Hillock-free gate),系于一基板(substrate)上形成至少两层之含铝层,该金属层包括:一铝钕合金(Al-Nd)层,置于该基板上;以及一铝层,置于该铝钕合金层之上方。2.如申请专利范围第1项所述之金属层,其中该铝层的厚度大于该铝钕合金层之厚度。3.如申请专利范围第1项所述之金属层,其中该铝钕合金层之厚度约在100~4000范围之间,该铝层的厚度约在500~4500范围之间。4.如申请专利范围第1项所述之金属层,其中该铝钕合金层之厚度较佳地约在300~900范围之间,该铝层的厚度较佳地约在1500~3000范围之间。5.一种不具铝尖凸之金属层之制造方法,用以避免产生不平坦之铝尖凸(hillock),其中,该金属层系位于一基板上,至少包括两层之铝层,该制造方法包括下列步骤:形成一铝钕合金(Al-Nd)层于该基板上;以及形成一铝层于该铝钕合金层之上方;且该铝层的厚度系大于该铝钕合金层之厚度。6.如申请专利范围第5项所述之制造方法,其中形成之该铝钕合金层的厚度约在100~4000范围之间,该铝层的厚度约在500~4500范围之间。7.如申请专利范围第5项所述之制造方法,其中形成之该铝钕合金层的厚度较佳地约在300~900范围之间,该铝层的厚度较佳地约在1500~3000范围之间。8.如申请专利范围第5项所述之制造方法,其中形成该铝钕合金(Al-Nd)层与该铝层的成膜压力约为0.3Pa。9.一种电子元件,该电子元件至少包含置于一基板上之一电极,其中该电极至少包括:一铝钕合金(Al-Nd)层,置于该基板上;以及一铝层,置于该铝钕合金层之上方;其中,该铝层的厚度系大于该铝钕合金层之厚度。10.如申请专利范围第9项所述之电子元件,其中该铝钕合金层之厚度约在100~4000范围之间,该铝层的厚度约在500~4500范围之间。11.如申请专利范围第9项所述之电子元件,其中该铝钕合金层之厚度较佳地约在300~900范围之间,该铝层的厚度较佳地约在1500~3000范围之间。12.如申请专利范围第9项所述之电子元件,其中该电极更包含一保护层置于该铝层之上方。13.如申请专利范围第12项所述之电子元件,其中该保护层系选自钼(Mo)、氮化钼(MoN)、钛(Ti)及其合金材料其中之一。14.一种薄膜电晶体(Thin film transistor)元件,包括一基板,一闸极层置于该基板上,该闸极层上方依序沈积一闸极绝缘层、一非晶矽层和一欧姆接触层,而位于该闸极上方处有一通道,且该通道两侧各有一金属层以作为一源极和一汲极,该源极和该汲极并覆盖该欧姆接触层与部分该基板,在该源极和该汲极并覆盖一保护层,其中,该闸极之特征在于:由一铝钕合金(Al-Nd)层与一铝层所组成,其中该铝层系形成于该铝钕合金层上方,以抑制铝尖凸之形成,且该铝钕合金层的厚度约在100~4000范围之间,该铝层的厚度约在500~4500范围之间。15.如申请专利范围第14项所述之薄膜电晶体元件,其中在该闸极更包含一保护层置于该铝层之上方。16.如申请专利范围第15项所述之薄膜电晶体元件,其中该保护层系选自钼(Mo)、氮化钼(MoN)、钛(Ti)及其合金材料其中之一。17.一种电子元件,具有一图案化电极,其中该电极至少包括:一铝钕合金(Al-Nd)层;以及一铝层,置于该铝钕合金层之上方。18.如申请专利范围第17项所述之电子元件,其中该铝层的厚度系大于该铝钕合金层之厚度。19.如申请专利范围第17项所述之电子元件,其中该铝钕合金层之厚度约在100~4000范围之间,该铝层的厚度约在500~4500范围之间。20.如申请专利范围第17项所述之电子元件,其中该铝钕合金层之厚度较佳地约在300~900范围之间,该铝层的厚度较佳地约在1500~3000范围之间。21.如申请专利范围第17项所述之电子元件,其中该电极更包含一保护层置于该铝层之上方。22.如申请专利范围第21项所述之电子元件,其中该保护层系选自钼(Mo)、氮化钼(MoN)、钛(Ti)及其合金材料其中之一。图式简单说明:第1A图绘示金属沉积于玻璃基板之示意图;第1B图绘示回火后的铝于玻璃基板之示意图;第2图,其绘示依照本发明一较佳实施例之铝钕合金-铝之复合膜的示意图;及第3图绘示一薄膜电晶体之底面板之剖面示意图。 |
