| 主权项 |
1.一种快闪记忆体阵列,包括:一基体;在该基体中的源极扩散;在该源极扩散相对端之浮动闸与控制闸的垂直堆叠对;一位于该源极扩散正上方及该堆叠闸之间的删除闸;位于与该删除闸相对之该堆叠闸边上的选择闸;程控路径,其由该选择闸与该堆叠闸之间的基体的中沟道区,至面对该选择闸之浮动闸的边缘部分;及删除路径,其由面对该删除闸之浮动闸的边缘部分,延伸至源极扩散及删除闸。2.如申请专利范围第1项之快闪记忆体阵列,其中该删除闸及该源极扩散系电气相连。3.如申请专利范围第1项之快闪记忆体阵列,其中该浮动闸横向延伸超越该控制闸,并朝向该删除闸。4.如申请专利范围第3项之快闪记忆体阵列,其中该浮动闸横向延伸至500埃,超越该控制闸。5.如申请专利范围第1项之快闪记忆体阵列,其中该浮动闸极薄,并具有圆形边缘。6.如申请专利范围第1项之快闪记忆体阵列,其中该浮动闸的厚度约100埃至700埃。7.如申请专利范围第1项之快闪记忆体阵列,包括位于该浮动闸边缘部分与该删除闸之间的隧穿电介质,厚度约200埃至1000埃。8.如申请专利范围第7项之快闪记忆体阵列,其中该隧穿电介质系选自下列群组,包括:化学蒸汽沈积(CVD)氧化矽、热生成氧化矽及二者的混合物。9.如申请专利范围第1项之快闪记忆体阵列,包括位于每一控制闸上方的电介质盖膜,厚度约1000埃至3000埃。10.如申请专利范围第9项之快闪记忆体阵列,其中该电介质系选自下列群组,包括:化学蒸汽沈积(CVD)氧化矽、热生成氧化矽及二者的混合物。11.如申请专利范围第1项之快闪记忆体阵列,其中该源极扩散与该删除闸,自行与该浮动闸与该控制闸之间的堆叠对对齐。12.如申请专利范围第1项之快闪记忆体阵列,包括两邻近选择闸之间基体中的位元线扩散。13.如申请专利范围第1项之快闪记忆体阵列,包括一用于程控与读取的选择闸氧化物,厚度约10埃至200埃。14.如申请专利范围第1项之快闪记忆体阵列,包括一删除闸氧化物,厚度约10埃至500埃。15.如申请专利范围第1项之快闪记忆体阵列,其中该源极扩散、该删除闸及该中沟道区,可独立地偏压或电气相连,以便选择性地控制电子自该浮动闸流向该源极扩散、该删除闸及该沟道区。16.如申请专利范围第1项之快闪记忆体阵列,包括位于该控制闸侧壁上的电介质间隔器。17.如申请专利范围第16项之快闪记忆体阵列,其中该电介质间隔器系由选自下列群组之电介质材料制造,包括:化学蒸汽沈积(CVD)氧化矽、CVD氮化矽、热生成氧化矽及上述混合物。18.一种快闪记忆体阵列,包括:一基体;一在该基体上形成之隧穿氧化物;一位于该隧穿氧化物之上的极薄浮动闸;一较该浮动闸厚的控制闸,其位于该浮动闸上方,并垂直的与该浮动闸对齐;一在该控制闸顶端上的极厚电介质盖膜;在该控制闸相对边上的电介质间隔器;一位于该控制闸与该浮动闸之间的电介质;位于该浮动闸与该控制闸相对端的一选择闸与一删除闸,其至少部分延伸于该控制闸的该电介质间隔器之上,却未延伸于该控制闸顶端的该电介质盖膜之上;位于该选择闸及该删除闸之下的闸氧化物;一邻近于该选择闸之基体中的掺杂汲极扩散;一位于该删除闸之下基体中的掺杂源极扩散;一位于该浮动闸边缘与该删除闸之间的内多晶矽隧穿氧化物;一电子隧穿路径,其供电子于删除作业期间流出该浮动闸,穿越至少一隧穿氧化物,至该源极扩散与该删除闸中至少其一;及一热载子注入路径,以便于程控作业期间将电子注入该浮动闸,其由该选择闸与该浮动闸之间的沟道区,延伸穿透该基体上的该隧穿氧化物,至该浮动闸;该电子隧穿路径与该热电子注入路径,分别位于该浮动闸的相对边。19.如申请专利范围第18项之快闪记忆体阵列,其中该浮动闸的厚度约100埃至700埃。20.如申请专利范围第18项之快闪记忆体阵列,其中该浮动闸与该控制闸具有垂直对齐的侧壁。21.如申请专利范围第18项之快闪记忆体阵列,其中该浮动闸具有圆形侧壁,横向延伸至约500埃,超越该控制闸,并朝向该删除闸。22.如申请专利范围第1项之快闪记忆体阵列,其中位于该浮动闸与该删除闸之间的该隧穿电介质,厚度约200埃至1000埃,其系选自下列群组,包括:化学蒸汽沈积(CVD)氧化矽、热生成氧化矽及二者的混合物。23.如申请专利范围第18项之快闪记忆体阵列,其中位于该控制闸与该删除闸之间的该间隔器,厚度约200埃至1000埃,其系选自下列群组,包括:化学蒸汽沈积(CVD)氧化矽、CVD氮化矽、热生成氧化矽及上述混合物。24.如申请专利范围第18项之快闪记忆体阵列,其中该控制闸顶端上方的该电介质盖膜,厚度约1000埃至3000埃,系由选自下列群组之电介质制造,包括:化学蒸汽沈积(CVD)氧化矽、CVD氮化矽、热生成氧化矽及上述混合物。25.如申请专利范围第18项之快闪记忆体阵列,其中该源极扩散与该删除闸,自行与该浮动闸与该控制闸对齐。26.如申请专利范围第18项之快闪记忆体阵列,包括基体中的位元线扩散,其自行与该浮动闸与该控制闸对齐。27.如申请专利范围第18项之快闪记忆体阵列,其中位于该选择闸氧化物之下的氧化物,厚度约10埃至200埃,系用于程控与读取作业。28.如申请专利范围第18项之快闪记忆体阵列,其中该源极扩散及该删除闸,可独立地偏压或电气相连,以便选择性地控制电子自该浮动闸流向该源极扩散及该删除闸。29.如申请专利范围第18项之快闪记忆体阵列,其中该删除闸氧化物厚度约10埃至500埃,系用于删除作业。30.如申请专利范围第18项之快闪记忆体阵列,其中该源极扩散、该删除闸及该中沟道区,可独立地偏压或电气相连,以便选择性地控制电子自该浮动闸流向该源极扩散、该删除闸及该沟道区。31.如申请专利范围第18项之快闪记忆体阵列,其中位于该控制闸上的该电介质间隔器,系由选自下列群组之电介质材料制造,包括:化学蒸汽沈积(CVD)氧化矽、CVD氮化矽、热生成氧化矽及上述混合物。32.一种快闪记忆体阵列的制造方法,包括以下步骤:在一基体上形成一氧化物层;在该氧化物层上形成一第一矽层;在该第一矽层上形成一电介质膜层;在该电介质膜层上形成一第二矽层;将该第二矽层的部分移除,以便形成具暴露侧壁之复数个控制闸;在该控制闸的侧壁上形成电介质间隔器,使用该电介质间隔器做为遮罩,非等方性地将电介质膜层、该氧化物层及该第一矽层等部分蚀刻掉,以形成浮动闸,其系自行对齐并横向延伸大于该控制闸;在邻近浮动闸之间的基体中形成源极扩散;在位于该控制与浮动闸之相对边上的该源极扩散与该选择闸上方,形成删除闸;在邻近该选择闸之间的基体中形成汲极扩散;及在闸上方形成一位元线与位元线接点,后者连接该位元线与该汲极扩散。33.如申请专利范围第32项之方法,其中该删除闸与该选择闸,系藉由在该控制闸与该基体上沈积一第三矽层,并移除该控制闸上的该第三矽层部分而形成。34.如申请专利范围第32项之方法,包括电气连接该源极扩散与该删除闸的步骤。35.如申请专利范围第32项之方法,其中该第一矽层与该浮动闸,基本上较该第二矽层与该控制闸薄。36.如申请专利范围第35项之方法,包括使该浮动闸之边缘成为圆形的步骤。37.一种快闪记忆体阵列的制造方法,包括以下步骤:在一基体上形成一氧化物层;在该氧化物层上形成一第一矽层;在该第一矽层上形成一电介质膜层;在该电介质膜层上形成一第二矽层;将该第二矽层的部分移除,以便形成具暴露侧壁之复数个控制闸;将控制闸间隔对之间的该电介质膜层与该第一矽层的部分移除;在该控制闸的侧壁上形成电介质间隔器,位于该电介质膜层及该第一矽层被移除处之该控制闸边上的该间隔器,延伸至该氧化物层,而在该控制闸另一端的该间隔器,则仅延伸至该电介质膜层;使用仅延伸至该电介质膜层的该电介质间隔器做为遮罩,非等方性地将该电介质膜层及位于该些间隔器之间的该第一矽层部分蚀刻掉,以形成浮动闸,其具有横向突出超过该控制闸的部分,而该部分系位于该控制闸的边上,此处该电介质间隔器仅延伸至该电介质膜层;在该浮动闸超出部分之间的基体中形成源极扩散;在该源极扩散之上形成删除闸;在该控制闸与该浮动闸的边上形成选择闸,此处该间隔器延伸至该氧化物层;在邻近该选择闸之间的基体中形成汲极扩散;及在闸上方形成一位元线与位元线接点,后者连接该位元线与该汲极扩散。38.如申请专利范围第37项之方法,其中该删除闸与该选择闸,系藉由在该控制闸与该基体上沈积一第三矽层,并移除该控制闸上的该第三矽层部分而形成。39.如申请专利范围第37项之方法,包括电气连接该源极扩散与该删除闸的步骤。40.如申请专利范围第37项之方法,其中该第一矽层与该浮动闸,基本上较该第二矽层与该控制闸薄。41.如申请专利范围第40项之方法,包括使该浮动闸之边缘成为圆形的步骤。42.一种快闪记忆体阵列的制造方法,包括以下步骤:在一基体上形成一氧化物层;在该氧化物层上形成一第一矽层;在该第一矽层上形成一电介质膜层;在该电介质膜层上形成一第二矽层;将该第二矽层、该电介质膜层及该第一矽层等部分移除,以便形成复数个具暴露侧壁的控制闸及浮动闸,该浮动闸基本上较该控制闸薄;氧化该控制闸与该浮动闸,其中该控制闸以较该较薄之浮动闸快的速率进行氧化,且较多控制闸被氧化掉,余下具横向突出超过该控制闸之部分的该浮动闸;在邻近该浮动闸之间的基体中形成源极扩散;在该源极扩散之上形成删除闸;在该控制闸与该浮动闸的相对边上,由该删除闸形成选择闸;在邻近该选择闸之间的基体中形成汲极扩散;及在闸上方形成一位元线与位元线接点,后者连接该位元线与该汲极扩散。43.如申请专利范围第42项之方法,其中该删除闸与该选择闸,系藉由在该控制闸与该基体上沈积一第三矽层,并移除该控制闸上的该第三矽层部分而形成。44.如申请专利范围第42项之方法,包括电气连接该源极扩散与该删除闸的步骤。45.如申请专利范围第42项之方法,其中该浮动闸的边缘在氧化步骤中是圆形的。46.如申请专利范围第42项之方法,其中该氧化是最佳的,以便在该浮动闸的突出边缘部分中,控制氧化物压力及边缘的圆形。47.一种快闪记忆体阵列的制造方法,包括以下步骤:在一基体上形成一氧化物层;在该氧化物层上形成一第一矽层;在该第一矽层上形成一电介质膜层;在该电介质膜层上形成一第二矽层;将该矽层与该电介质膜层的部分移除,以便形成控制闸与浮动闸,其中该控制闸覆盖该浮动闸,并藉由该电介质膜层而与该浮动闸分离;在邻近该浮动闸之间的基体中形成源极扩散;在该控制闸及该氧化物层的暴露部分上,沈积一第三矽层;及将该控制闸上方之该第三矽层的部分移除,以便在该源极扩散与该选择闸上方形成删除闸,其中该选择闸位于相对于该删除闸之该控制闸的边上。48.如申请专利范围第47项之方法,其中所形成之该浮动闸,具有横向突出超过该控制闸,并朝向该删除闸的部分。49.如申请专利范围第47项之方法,其中所形成之该浮动闸,具有横向突出超过该控制闸,并朝向该选择闸的部分。50.如申请专利范围第47项之方法,包括电气连接该源极扩散与该删除闸的步骤。图式简单说明:图1为先前技艺之分离闸NOR(或非)型快闪记忆体结构的剖面图。图2A及2B为剖面图,为图5之线2-2部分,系依据本发明之自行对齐分离闸NOR型快闪记忆体阵列的两实施例。图3A及3B为剖面图,与图2A及2B类似,系依据本发明之自行对齐分离闸NOR型快闪记忆体阵列的另两实施例。图4A至4E为剖面图,与图2A及2B类似,系依据本发明之自行对齐分离闸NOR型快闪记忆体阵列的其余实施例。图5为图2A至2B、图3A至3B与图4A至4E之实施例的俯视平面图。图6A至6E为剖面图,描绘依据本发明之NOR型快闪记忆体阵列之制造程序一实施例的步骤。图7A至7E为剖面图,描绘依据本发明之NOR型快闪记忆体阵列之制造程序的第二实施例的步骤。图8A至8D为剖面图,描绘依据本发明之NOR型快闪记忆体阵列之制造程序的第三实施例的步骤。图9为显示于图2A至2B、图3A至3B与图4A至4E之小型记忆体阵列类型的电路图。 |
