| 发明名称 | 半导体器件及其制造方法 | ||
| 摘要 | 本发明提供一种能减小因应力迁移造成的导通通路处断线不良的发生率的半导体器件及其制造方法。这种半导体器件具有多层配线结构，包括第1配线层(13)、配置在该第1配线层(13)上的层间绝缘膜(14)、填埋在该层间绝缘膜(14)中的第1通路孔内并下端与第1配线层(13)相接的导通通路(31)、填埋在层间绝缘膜(14)中第2通路孔内，下端连接第1配线层(13)，上端呈电气断开状态的替代通路(32)、以及配置在层间绝缘膜(14)的表面附近，并与导通通路(31)的上端连接的第2配线层(15)。 | ||
| 申请公布号 | CN1614765A | 申请公布日期 | 2005.05.11 |
| 申请号 | CN200410090547.1 | 申请日期 | 2004.11.08 |
| 申请人 | 株式会社东芝 | 发明人 | 藤卷刚 |
| 分类号 | H01L21/768;H01L21/3205;H01L23/52 | 主分类号 | H01L21/768 |
| 代理机构 | 上海专利商标事务所有限公司 | 代理人 | 包于俊 |
| 主权项 | 1.一种半导体器件，具有多层内部连接结构，其特征在于，包括第1配线层、配置在该第1配线层上的层间绝缘膜、填埋在该层间绝缘膜中，下端接所述第1配线层的导通通路、填埋在所述层间绝缘膜中，下端连接所述第1配线层，上端呈电气断路状态的替代通路、以及配置在所述层间绝缘膜的表面附近，与所述导通通路上端连接的第2配线层。 | ||
| 地址 | 日本东京 | ||