| 主权项 |
1.一种主机板CMOS资料清除电路,包括:一南桥晶片,用以提供一资料清除讯号;一第一开关,耦接于上述南桥晶片,上述第一开关具有一第一控制闸,根据一电源开关所提供之电源信号而切换上述第一开关之导通状态;及一第二开关,耦接于上述第一开关与接地点之间,上述第二开关具有一第二控制闸,根据一重置开关所提供之重置信号而切换上述第二开关之导通状态;其中,当上述第一开关及第二开关皆导通时,上述资料清除讯号经由上述第一开关及第二开关流至接地点而成为低位准,而上述南桥晶片于侦测到上述资料清除讯号为低位准时,则清除上述CMOS资料。2.如申请专利范围第1项所述之主机板CMOS资料清除电路,更包括一缓冲装置,设置于上述南桥晶片与第一开关之间。3.如申请专利范围第2项所述之主机板CMOS资料清除电路,其中上述缓冲装置、第一开关以及第二开关系以串接方式电性连接。4.如申请专利范围第2项所述之主机板CMOS资料清除电路,其中上述缓冲装置为NMOS电晶体,且闸极系耦接于电源。5.如申请专利范围第1项所述之主机板CMOS资料清除电路,其中上述重置开关于使用者操作时所提供之重置信号为低位准。6.如申请专利范围第5项所述之主机板CMOS资料清除电路,其中上述第二开关为PMOS电晶体。7.如申请专利范围第5项所述之主机板CMOS资料清除电路,其中上述第二开关为PNP双载子电晶体。8.如申请专利范围第1项所述之主机板CMOS资料清除电路,其中上述电源开关于使用者操作时所提供之电源信号为低位准。9.如申请专利范围第8项所述之主机板CMOS资料清除电路,其中上述第一开关为PMOS电晶体。10.如申请专利范围第8项所述之主机板CMOS资料清除电路,其中上述第一开关为PNP双载子电晶体。11.如申请专利范围第1项所述之主机板CMOS资料清除电路,其中上述电源开关于使用者操作时所提供之电源信号为高位准。12.如申请专利范围第11项所述之主机板CMOS资料清除电路,其中上述第一开关为NMOS电晶体。13.如申请专利范围第11项所述之主机板CMOS资料清除电路,其中上述第一开关为NPN双载子电晶体。14.一种主机板CMOS资料清除电路,包括:一南桥晶片,用以提供一资料清除讯号;一缓冲装置,耦接于上述南桥晶片;一第一开关,耦接于上述缓冲装置,上述第一开关具有一第一控制闸,根据一电源开关所提供之电源信号而切换上述第一开关之导通状态;一第二开关,耦接于上述第一开关与接地点之间,上述第二开关具有一第二控制闸,根据一重置开关所提供之重置信号而切换上述第二开关之导通状态;及一记忆装置,用以储存CMOS资料;其中,当上述第一开关及第二开关皆导通时,上述资料清除讯号经由上述缓冲装置、第一开关及第二开关流至接地点而成为低位准,而上述南桥晶片于侦测到上述资料清除讯号为低位准时,则清除储存于记忆装置之上述CMOS资料。15.如申请专利范围第14项所述之主机板CMOS资料清除电路,其中上述缓冲装置、第一开关以及第二开关系以串接方式电性连接。16.如申请专利范围第14项所述之主机板CMOS资料清除电路,其中上述缓冲装置为NMOS电晶体,且闸极系耦接于电源。17.如申请专利范围第14项所述之主机板CMOS资料清除电路,其中上述重置开关于使用者操作时所提供之重置信号为低位准。18.如申请专利范围第17项所述之主机板CMOS资料清除电路,其中上述第二开关为PMOS电晶体。19.如申请专利范围第17项所述之主机板CMOS资料清除电路,其中上述第二开关为PNP双载子电晶体。20.如申请专利范围第14项所述之主机板CMOS资料清除电路,其中上述电源开关于使用者操作时所提供之电源信号为低位准。21.如申请专利范围第20项所述之主机板CMOS资料清除电路,其中上述第一开关为PMOS电晶体。22.如申请专利范围第20项所述之主机板CMOS资料清除电路,其中上述第一开关为PNP双载子电晶体。23.如申请专利范围第14项所述之主机板CMOS资料清除电路,其中上述电源开关于使用者操作时所提供之电源信号为高位准。24.如申请专利范围第23项所述之主机板CMOS资料清除电路,其中上述第一开关为NMOS电晶体。25.如申请专利范围第23项所述之主机板CMOS资料清除电路,其中上述第一开关为NPN双载子电晶体。图式简单说明:第1图系显示根据本发明第一实施例所述之主机板CMOS资料清除电路图。第2图系显示根据本发明第一实施例之操作时序图。第3图系显示根据本发明第二实施例所述之主机板CMOS资料清除电路图。 |
