| 主权项 |
1.一种不变性记忆体,包括配置于列及行的一矩阵 中之复数个记忆体单元之一单元阵列,在程式化、 读取、反向复制程式化以及抹除的运作模式中会 导通,该记忆体包括: 一时脉产生器,用以产生可运作于该等运作模式中 之一时脉讯号; 一位址产生器,用以回应该时脉讯号而产生行位址 ; 一分页缓冲器电路,包括对应于该等行之复数个分 页缓冲器,每一该等分页缓冲器包括主要及快取锁 存器; 一行选择电路,用以选择一部份的分页缓冲器及用 以将该等选择分页缓冲器连接到对应于该等选择 分页缓冲器的资料线; 一资料载入电路,用以将外部的程式资料位元放入 该等选择分页缓冲器中的快取锁存器;以及 一控制电路,其结构会回应该等行位址而控制该资 料载入电路,其中当在该程式化运作模式期间,该 等行位址中的一个指明一缺陷行时,一通过资料位 元会载入到连接至一缺陷行之一选择分页缓冲器 的该快取栓锁锁存器中,来取代该缺陷行中的一程 式资料位元。 2.如申请专利范围第1项之记忆体,其中该控制电路 包括一冗余电路,用以储存该缺陷行中的位址资讯 ,以及当该行位址指明该缺陷行时,用启动冗余选 择讯号中的一个。 3.如申请专利范围第2项之记忆体,其中在一验证运 作开始之前及抹除该等记忆体单元后,该时脉讯号 会调整连续产生的该等行位址;并且该等通过资料 位元会回应该等冗余选择讯号之有效的一个,而载 入到连接至该缺陷行之该选择分页缓冲器中的快 取锁存器。 4.如申请专利范围第2项之记忆体,其中在感应及保 持于该等快取锁存器中的资料位元转移到该等分 页缓冲器中的主要锁存器之前,该时脉讯号会调整 连续产生的该等行位址;并且该等通过资料位元会 回应该等冗余选择讯号之有效的一个,而载入到连 接至该缺陷行之该选择分页缓冲器中的快取锁存 器。 5.如申请专利范围第3项之记忆体,其中会回应一内 部振荡致能讯号而产生该时脉讯号。 6.如申请专利范围第2项之记忆体,其中该控制电路 包括: 一冗余单元阵列,包括配置于该等列及冗余行之一 矩阵中的冗余记忆体单元; 冗余分页缓冲器,每个系对应于该等冗余行,每一 该等冗余分页缓冲器包括一冗余主要锁存器及冗 余快取锁存器;以及 一冗余资料载入电路,用以回应该冗余选择讯号, 而将对应于该缺陷行之该程式资料位元放入该等 冗余分页缓冲器中的一个之该冗余快取锁存器中 。 7.如申请专利范围第6项之记忆体,进一步包括一通 过/失败检查电路,用以在该程式化、抹除或反向 复制程式化运作模式的一验证周期期间,判断该等 分页缓冲器中之该等主要锁存器的资料位元是否 为通过资料位元。 8.如申请专利范围第7项之记忆体,其中每一该等分 页缓冲器包括一PMOS电晶体,用以回应储存于对应 此处之该分页缓冲器的该主要锁存器中之一资料 位元,而将一电源供应电压连接到该通过/失败检 查电路。 9.如申请专利范围第8项之记忆体,该通过/失败检 查电路包括: 一内部节点,会共同连接至该等分页缓冲器中的该 PMOS电晶体; 一放电电晶体,用以回应一放电控制讯号,而将该 内部节点连接到一接地电压;以及 一锁存器,用以保持该内部节点的一逻辑状态,以 及用以输出一通过/失败讯号。 10.如申请专利范围第1项之记忆体,其中在该程式 化运作模式期间,会回应一写入致能讯号的逻辑转 态而产生该时脉讯号。 11.一种将一不变性记忆体中的资料程式化之方法, 其具有配置于列及第一行之一矩阵中之记忆体单 元的一主要单元阵列、配置于该等列及第二行之 一矩阵中之冗余记忆体单元的一冗余单元阵列以 及对应于该第一及第二行的分页缓冲器,每一分页 缓冲器包括主要及快取锁存器,该方法包括: 在一初始位址输入后,接收一程式资料位元; 判断该初始位址中的一行位址是否是用以选择该 第一行中之一缺陷行的一位址; 当该行位址分配给该缺陷行时,会将一通过资料位 元载入到对应该缺陷行之该分页缓冲器中的该快 取锁存器; 判断该行位址是否为一最后一个; 当该行位址在该最后一个之前时,使该行位址增加 1;以及 重复先前的程序,直到该行位址到达最后一个。 12.如申请专利范围第11项之方法,其中对应于该缺 陷行之一程式资料位元会载入到对应该第二行之 该分页缓冲器中的该快取锁存器,而该通过资料位 元会载入到连接至该缺陷行之该分页缓冲器中的 该快取锁存器。 13.如申请专利范围第11项之方法,其中如果该行位 址不是该缺陷行中的一位址,则该程式资料位元会 载入到对应该第一行的该分页缓冲器中。 14.如申请专利范围第12项之方法,其中载入到该快 取锁存器的程式资料位元会转移到主要锁存器,以 将该等主要及冗余单元阵列程式化。 15.一种将一不变性记忆体中的资料反向复制程式 化之方法,其具有配置于列及第一行之一矩阵中之 记忆体单元的一主要单元阵列、配置于该等列及 第二行之一矩阵中之冗余记忆体单元的一冗余单 元阵列以及对应于该第一及第二行的分页缓冲器, 每一该等分页缓冲器包括主要及快取锁存器,该方 法包括: 在感应及保持该第一行的分页资料后,会藉由该等 快取锁存器,而产生「0」的一行位址; 判断该行位址是否是用以选择该等第一行中之一 缺陷行的一位址; 当该行位址分配给该缺陷行时,会将一通过资料位 元载入到对应该缺陷行之该分页缓冲器中的该快 取锁存器; 判断该行位址是否为一最后一个; 当该行位址在该最后一个之前时,使该行位址增加 1;以及 重复先前的程序,直到该行位址到达最后一个。 16.如申请专利范围第15项之方法,更包括: 当该行位址不是用来选择该缺陷行的一位址时,会 判断该行位址是最后一个。 17.如申请专利范围第15项之方法,其中当该行位址 是该最后一个时,该等快取锁存器中的该等程式资 料位元会转移到该等主要锁存器,以将该等主要及 冗余单元阵列程式化。 18.一种将一不变性记忆体中的资料抹除之方法,其 具有配置于列及第一行之一矩阵中之记忆体单元 的一主要单元阵列、配置于该等列及第二行之一 矩阵中之冗余记忆体单元的一冗余单元阵列以及 对应于该第一及第二行的分页缓冲器,每一该等分 页缓冲器包括主要及快取锁存器,该方法包括: 在抹除该等主要及冗余单元阵列后,藉由该等快取 锁存器来感应分页资料; 产生「0」的一行位址; 判断该行位址是否是用以选择该第一行中之一缺 陷行的一位址; 当该行位址分配给该缺陷行时,会将一通过资料位 元载入到对应该缺陷行之该分页缓冲器中的该快 取锁存器; 判断该行位址是否为一最后一个; 当该行位址在该最后一个之前时,使该行位址增加 1;以及 重复先前的程序,直到该行位址到达最后一个。 19.如申请专利范围第18项之方法,进一步包括: 当该行位址不是用来选择该缺陷行的一位址时,会 判断该行位址是最后一个。 图式简单说明: 图1系用于反及快闪记忆体中之传统的分页缓冲器 之示意图; 图2系用于反及快闪记忆体中之传统的通过/失败 检查电路之概要方块图; 图3系根据本发明的一具体实施例之反及快闪记忆 体的方块图; 图4系可用于图3的电路中之位址计数器的电路图; 图5系可用于图3的电路中之第一资料载入电路的 电路图; 图6系可用于图3的电路中之第二资料载入电路的 电路图; 图7系可用于图3的电路中之通过/失败检查电路的 电路图; 图8系可执行于图3的反及快闪记忆体中之程式化 的流程图; 图9系可执行于图3的反及快闪记忆体中之反向复 制程式化的流程图;以及 图10系可执行于图3的反及快闪记忆体中之抹除的 流程图。 |
