| 主权项 |
1.一种半导体装置,系设有一具第1面及第2面之半导体基板,且于该第1面具有积体电路部及电极垫者;其特征在于:于该电极垫里面系形成有贯通该半导体基板之贯通孔,且该贯通孔内设有一贯通电极,其系使一端与该电极垫之里面呈电性连接而另一端则露出于该半导体基板之该第2面上。2.一种半导体装置,系设有一具第1面及第2面之半导体基板,且于该第1面上设有积体电路部、电极垫及选择端子者;其特征在于:该电极垫里面系形成有贯通该半导体基板之贯通孔,该贯通孔内设有一贯通电极,其系使一端与该电极垫之里面呈电性连接而另一端则露出于该半导体基板之该第2面上;且,于该基板之侧面设有系与上述选择端子呈电性连接之侧面电极垫。3.如申请专利范围第1或2项之半导体装置,其中该贯通电极与该电极垫里面相接之面积系较该贯通电极露出于该半导体基板之该第2面上的面积小。4.一种三次元安装半导体装置,其系层叠多数半导体装置而构建成者,而该半导体装置设有一具第1面及第2面之半导体基板,且该第1面上设有积体电路部及电极垫;其特征在于:于该半导体装置之该电极垫里面系形成有贯通该半导体基板之贯通孔,且该贯通孔内设有一贯通电极,其系使一端与该电极垫之里面呈电性连接而另一端则露出于该半导体基板之该第2面上;且露出于上段之半导体装置之该第2面的贯通电极系与下段之半导体装置之该第1面的电极垫呈电性连接。5.一种三次元安装半导体装置,系层叠多数半导体装置而成者,该半导体装置设有一具第1面及第2面之半导体基板,且该第1面形成有积体电路部、电极垫及选择端子;其特征在于:于该半导体装置之该电极垫里面系形成有贯通该半导体基板之贯通孔,该贯通孔内设有一贯通电极,其系使一端系与该电极垫之裹面呈电性连接且另一端则露出于该半导体基板之该第2面上,且,该选择端子系与形成于该半导体装置侧面上之侧面电极垫呈电性连接;露出于上段之半导体装置之该第2面的贯通电极系与下段之半导体装置之该第1面的电极垫呈电性连接;且,上段之半导体装置之侧面电极垫系与下段之半导体装置的侧面电极垫呈电性连接。6.一种半导体装置之制造方法,该方法包含有以下步骤,即:于具有相对向之第1面及第2面之半导体基板的该第1面上形成积体电路部及电极垫;研磨该半导体基板之第2面,以减少该半导体基板之厚度;形成一从该第2面到达该第1面之电极垫的贯通孔;于该贯通孔内形成贯通电极,该贯通电极之一端系与该电极垫之里面呈电性连接,而另一端则露出于该基板之第2面上。图式简单说明:第1图系本发明第1实施例之半导体装置之示意图。第2图系第1图中之贯通电极部及电极垫之部分放大示意图。第3图系本发明第2实施例之三次元安装半导体装置之示意图。第4图系第3图中之装置本体之扩大示意图。第5图系本发明第3实施例之三次元安装半导体装置之示意图。第6A至6D图系第1图半导体装置之制造步骤之示意图。第7A至7D图系接续第6D图之半导体装置之制造步骤之示意图。第8A至8E图系接续第7D图之半导体装置之制造步骤之示意图。第9图系本发明第4实施例之半导体装置之示意图。第10图系第9图中之贯通电极部及电极垫之部分放大示意图。第11图系本发明第5实施例之半导体装置之示意图。第12图系本发明第6实施例之半导体装置之示意图。第13图系另一三次元安装半导体装置之示意图。第14图系另一三次元安装半导体装置之示意图。第15图系另一半导体装置之示意图。第16图系另一半导体装置之示意图。第17图系引出部之第1变形例之放大示意图。第18图系引出部之第2变形例之放大示意图。第19图系引出部之第3变形例之放大示意图。第20图系另一三次元安装半导体装置之示意图。第21图系另一三次元安装半导体装置之示意图。第22图系另一三次元安装半导体装置之示意图。第23A至23C图系用以支托矽晶圆之构造的变形例之示意图。第24A至24C图系一说明图,用以说明Cu制支持板构件对矽晶圆之黏着者。第25图系本发明第7实施例之记忆体三次元安装半导体装置之示意图。第26图系第25图之记忆体三次元安装半导体装置之分解立体图。第27A图系显示第25图中位于最下层之记忆体半导体装置之布线之切断状态的俯视图。第27B图系第25图中略沿ⅩⅩⅦ-ⅩⅩⅦ线处之截面图。第28A图系显示第25图中位于由最下层之第二段之记忆体半导体装置之布线之切断状态的俯视图。第28B图系第25图中略沿ⅩⅩⅧ-ⅩⅩⅧ线处之截面图。第29A图系显示第25图中位于由最下层之第三段之记忆体半导体装置之布线之切断状态的俯视图。第29B图系第25图中略沿ⅩⅩⅨ-ⅩⅩⅨ线处之截面图。第30A图系显示第25图中位于最上层之记忆体半导体装置之布线之切断状态的俯视图。第30B图系第25图中沿ⅩⅩⅩ-ⅩⅩⅩ线处之截面图。第31图系一完成最初之制造步骤时之示意图,该步骤系使于位居最下层之记忆体半导体装置进行再配线制程后再形成电极垫构造部及布线者。第32图系第31图中沿ⅩⅩⅩⅡ-ⅩⅩⅩⅡ线处之截面图。第33图系切断布线之状态的示意图。第34图系削薄矽晶圆之背面的状态之示意图。第35图系结束蚀刻制程后之状态的俯视图。第36图系第35图中沿ⅩⅩⅩⅥ-ⅩⅩⅩⅥ线处之截面图。第37图系形成有绝缘膜之状态的俯视图。第38图系于绝缘膜形成有缝隙等之状态的俯视图。第39图系第38图中略沿ⅩⅩⅩⅨ-ⅩⅩⅩⅨ线处之截面图。第40图系形成有金属种晶层之状态之截面图。第41图系形成有第2电极部及贯通电极部之状态的俯视图。第42图系第41图中沿ⅩLⅡ-ⅩLⅡ线处之截面图。第43图系移除镀敷光阻之状态的截面图。第44图系本发明第8实施例之记忆体三次元安装半导体装置之示意图。第45图系用以显示构成第44图之记忆体三次元安装半导体装置之记忆体半导体装置之一部分的立体图。第46图系第45图之记忆体半导体装置之俯视图。第47图系显示第45图之记忆体半导体装置层叠而成之积层构造体之示意图。第48图系显示外部选择凸块端子-选择端子对应处理之状态之示意图。第49图系本发明第9实施例之记忆体三次元安装半导体装置之示意图。 |
