| 主权项 |
1.一种磁阻式随机存取记忆体(MRAM)的制造方法,包括:提供一第一导线镶嵌于一第一介电层,该第一导线之两端具有一第一接触插塞和一第二接触插塞分别连接至一第一编程线和一第二编程线;于该第一导线上形成由下而上为一第一缓冲层、一磁隧道结(MTJ)元件和一第二缓冲层之叠层结构;于该第一缓冲层、该磁隧道结元件和该第二缓冲层侧壁形成一绝缘间隙壁;以及形成一位元线与该第二缓冲层电性连接,且与该第一导线电性隔离。2.如申请专利范围第1项所述之磁阻式随机存取记忆体的制造方法,其中于该第一导线上形成由下而上为一第一缓冲层、一磁隧道结(MTJ)元件和一第二缓冲层之叠层结构的方法,包括:于该第一导线和该第一介电层上沈积一层第一缓冲材质;于该层第一缓冲材质上沈积一磁隧道结叠层;于该磁隧道结叠层上沈积一层第二缓冲材质;以及定义该层第一缓冲材质、该磁隧道结叠层和该层第二缓冲材质。3.如申请专利范围第2项所述之磁阻式随机存取记忆体的制造方法,其中该磁隧道结叠层包括由下而上为一反铁磁性层、一固定磁轴层、一穿遂接面介电层和一自由层。4.如申请专利范围第2项所述之磁阻式随机存取记忆体的制造方法,其中该磁隧道结叠层包括由下而上为一自由层、一穿遂接面介电层、一固定磁轴层和一反铁磁性层。5.如申请专利范围第1项所述之磁阻式随机存取记忆体的制造方法,其中该第一缓冲层的材质为导电材质,用以增加该第一导线和该磁隧道结元件的黏着性;该第二缓冲层的材质为导电材质,用以做为蚀刻停止层。6.如申请专利范围第1项所述之磁阻式随机存取记忆体的制造方法,其中该位元线经由一接触插塞与该第二缓冲层电性连接。7.如申请专利范围第6项所述之磁阻式随机存取记忆体的制造方法,其中形成该位元线经由该接触插塞与该第二缓冲层电性连接的方法包括:形成一第二介电层覆盖该第二缓冲层、该绝缘间隙壁、该第一导线和该第一介电层;于该第二介电层中形成一双镶嵌开口,以暴露出欲连接之该第二缓冲层的表面;以及填入一导电材质于该双镶嵌开口中,以形成该接触插塞和该位元线。8.如申请专利范围第1项所述之磁阻式随机存取记忆体的制造方法,其中该位元线直接与该第二缓冲层接触。9.如申请专利范围第8项所述之磁阻式随机存取记忆体的制造方法,其中形成与该第二缓冲层直接接触之该位元线的方法包括:于该第二缓冲层、该绝缘间隙壁、该第一导线和该第一介电层上形成一导电层;以及蚀刻该导电层以定义形成该位元线。10.如申请专利范围第1项所述之磁阻式随机存取记忆体的制造方法,其中该第一导线为一资料线。11.一种磁阻式随机存取记忆体(MRAM)的制造方法,包括:提供一基底,该基底具有一驱动元件以及一部份之内连线结构;于该基底上进行一第(n-1)层之导线制程及一第(n-1)层之插塞制程,以将一第一导线镶嵌于一第一介电层,该第一导线之两端具有一第一接触插塞和一第二接触插塞分别连接至一第一编程线和一第二编程线,其中n为大于2的整数;于具有该第一导线上之该基底上进行一磁隧道结制程,该磁隧道结制程包括:于该第一导线上形成由下而上为一第一缓冲层、一磁隧道结(MTJ)元件和一第二缓冲层之叠层结构,以及于该第一缓冲层、该磁隧道结元件和该第二缓冲层侧壁形成一绝缘间隙壁;以及于具有该磁隧道结元件和该绝缘间隙壁的该基底上,进行一第n层之导线制程,以形成一位元线与该第二缓冲层电性连接,且与该第一导线电性隔离。12.如申请专利范围第11项所述之磁阻式随机存取记忆体的制造方法,在该磁隧道结制程中,其中于该第一导线上形成由下而上为一第一缓冲层、一磁隧道结(MTJ)元件和一第二缓冲层之叠层结构的方法,包括:于该第一导线和该第一介电层上沈积一层第一缓冲材质;于该层第一缓冲材质上沈积一磁隧道结叠层;于该磁隧道结叠层上沈积一层第二缓冲材质;以及定义该层第一缓冲材质、该磁隧道结叠层和该层第二缓冲材质。13.如申请专利范围第12项所述之磁阻式随机存取记忆体的制造方法,其中该磁隧道结叠层包括由下而上为一反铁磁性层、一固定磁轴层、一穿遂接面介电层和一自由层。14.如申请专利范围第12项所述之磁阻式随机存取记忆体的制造方法,其中该磁隧道结叠层包括由下而上为一自由层、一穿遂接面介电层、一固定磁轴层和一反铁磁性层。15.如申请专利范围第11项所述之磁阻式随机存取记忆体的制造方法,其中该第一缓冲层的材质为导电材质,用以增加该第一导线和该磁隧道结元件的黏着性;该第二缓冲层的材质为导电材质,用以做为蚀刻停止层。16.如申请专利范围第11项所述之磁阻式随机存取记忆体的制造方法,更包进行一第n层之插塞制程,使该位元线经由一接触插塞与该第二缓冲层电性连接。17.如申请专利范围第16项所述之磁阻式随机存取记忆体的制造方法,其中进行该第n层之导线制程及该第n层之插塞制程以形成该位元线经由该接触插塞与该第二缓冲层电性连接的方法,包括:形成一第二介电层覆盖该第二缓冲层、该绝缘间隙壁、该第一导线和该第一介电层;于该第二介电层中形成一双镶嵌开口,以暴露出欲连接之该第二缓冲层的表面;以及填入一导电材质于该双镶嵌开口中,以形成该接触插塞和该位元线。18.如申请专利范围第11项所述之磁阻式随机存取记忆体的制造方法,其中该位元线直接与该第二缓冲层接触。19.如申请专利范围第18项所述之磁阻式随机存取记忆体的制造方法,其中进行该第n层之导线制程以形成该位元线直接与该第二缓冲层接触的方法,包括:于该第二缓冲层、该绝缘间隙壁、该第一导线和该第一介电层上形成一导电层;以及蚀刻该导电层以定义形成该位元线。20.如申请专利范围第11项所述之磁阻式随机存取记忆体的制造方法,其中该第一导线为一资料线。图式简单说明:第1图系显示传统MRAM阵列之架构图。第2A图和第2B图系显示MRAM单元之MTJ元件的详细结构。第3图系显示位元线与资料线所提供之磁场与MRAM切换条件之关系图。第4图系显示本发明之磁阻式随机存取记忆单元之架构示意图,其中左边的MRAM单元系进一步表示写入资料时的电流流动方式之示意图,右边的MRAM单元系进一步表示读取资料时的电流流动方式之示意图。第5A图系为本发明第一实施例之MRAM单元之部份结构上视图。第5B图系为第5A图B-B切线的剖面图。第5C图的右半部(I)系为第5A图C-C切线的剖面图,左半部(II)系为逻辑电路区的示意图。第6A图至第6G图系为剖面图,其表示本发明第一实施例之MRAM单元之部份结构的制造方法。第7A图系为本发明第二实施例之MRAM单元之部份结构上视图。第7B图系为第7A图B-B切线的剖面图。第7C图的右半部(I)系为第7A图C-C切线的剖面图,左半部(II)系为逻辑电路区的示意图。第8A图至第8B图系为之剖面图,其表示本发明第二实施例之MRAM单元之部份结构的制造方法。 |
