| 主权项 |
1.一种第一记忆体模组,包括:至少一种记忆体装置;一种接合电路,具有一第一埠耦合至一滙流排其包括资料线,其特征在至少一记忆体资料线及至少一非记忆体资料线中的至少一者;一第二埠耦合至该记忆体装置;一第三埠耦合至一第二记忆体模组;将从该第一埠接收的资料传送到该第二埠及该第三埠,将从该第二埠接收的资料传送到该第一埠,及将从该第三埠接收的资料传送到该第一埠,以及包括一阻隔电路用以提供该第一埠与该第三埠的点对点连接。2.如申请专利范围第1项之记忆体模组,其中该接合电路尚包括电压转变电路用以将该第一埠输入及该第二埠输出上每条线路的电压范围从与传送自记忆体控制器相同的范围提高到与该记忆体装置相同的范围,以及用以将该第二埠输入及该第一埠输出上每条线路的电压范围从与记忆体装置相同的范围下降到与该记忆体控制器所接收的相同电压范围,该电压转变电路会与该第一埠及该第二埠形成电子通连。3.如申请专利范围第1项之记忆体模组,其中该接合电路尚包括:一第一电压转变电路用以将该第一埠输入上每条线路的电压范围从与传送自记忆体控制器相同的范围提高到与该记忆体装置相同的范围,以及用以将该第二埠输入及该第一埠输出上每条线路的电压范围从与记忆体装置相同的范围下降到与该记忆体控制器所接收的相同电压范围,该第一电压转变电路会与该第一埠,该第二埠,及第二电压转电路形成电子通连;及一第二电压转变电路用以将该第三埠输入上每条线路的电压范围从与记忆体装置相同的范围下降到与传送自该记忆体控制器相同的范围,该第二电压转变电路会与该第一电压转变电路及该第三埠形成电子通连。4.如申请专利范围第1项之记忆体模组,其中该接合电路尚包括:一解多工电路与该第一埠及该第二埠形成电子通连,用以将传送到该第一埠的该记忆体资料线上的信号输入其具有一第一频宽于n条输入线上传送,每条输入线具有m个位元率,解多工至一资料信号具有该第一频宽于n条主要的输入线上传送具有m个主要的位元率,其中n小于n主要的而m则大于m主要的;及一多工电路与该第一埠及该第二埠形成电子通连,用以将传送到该第二埠的该记忆体资料线上的信号输入其具有一第一频宽于n条主要的输入线上传送,每条输入线具有m个主要的位元率,解多工至一资料信号具有该第一频宽于n条输入线上传送具有m个位元率,其中n小于n主要的而m则大于m主要的。5.如申请专利范围第1项之记忆体模组,其中该接合电路尚包括:一解多工电路与该第一埠及该第二埠形成电子通连,用以将传送到该第一埠的该非记忆体资料线上的信号输入其具有一第一频宽于q条输入线上传送,每条输入线具有p个位元率,解多工至一资料信号具有该第一频宽于q条主要的输入线上传送具有p个主要的位元率,其中q小于q主要的而p则大于p主要的;及一多工电路与该第一埠及该第二埠形成电子通连,用以将传送到该第二埠的该非记忆体资料线上的信号输入其具有一第一频宽于q条主要的输入线上传送,每条输入线具有p个主要的位元率,解多工至一资料信号具有该第一频宽于q条输入线上传送具有p个位元率,其中q小于q主要的而p则大于p主要的。6.一种记忆体系统,包括:(a)一种第一记忆体模组,包括至少一种第一记忆体装置;一种接合电路具有一第一埠耦合至一滙流排其包括资料线,其特征在至少一记忆体资料线及至少一非记忆体资料线中至少一者;一第二埠耦合至该第一记忆体装置;一第三埠耦合至一第二记忆体模组;将从该第一埠接收的资料传送到该第二埠及该第三埠,将从该第二埠接收的资料传送到该第一埠,及将从该第三埠接收的资料传送到该第一埠,以及包括一阻隔电路用以提供该第一埠与该第三埠的点对点连接;及(b)该第二记忆体模组,包括至少一种第二记忆体装置;一种第二接合电路,具有一第四埠经由一滙流排耦合至该第三埠,一第五埠耦合至该第二记忆体装置用以将从该第四埠接收的资料传送到该第五埠,及用以将从该第五埠接收的资料传送到该第四埠;以及包括一阻隔电路用以提供与该第四埠的点对点连接。7.如申请专利范围第6项之记忆体系统,其中:(a)该第一接合电路尚包括一第一电压转变电路用以将该第一埠输入及该第二埠输出上每条线路的电压范围从与传送自记忆体控制器相同的范围提高到与该第一记忆体装置相同的范围,以及用以将该第二埠输入及该第一埠输出上每条线路的电压范围从与该第一记忆体装置相同的范围下降到与该记忆体控制器所接收的相同电压范围,该第一电压转变电路会与该第一埠及该第二埠形成电子通连;及(b)该第二接合电路尚包括一第二电压转变电路用以将该第四埠输入及该第五埠输出上每条线路的电压范围从与传送自记忆体控制器相同的范围提高到与该第二记忆体装置相同的范围,以及用以将该第五埠输入及该第四埠输出上每条线路的电压范围从与该第二记忆体装置相同的范围下降到与该记忆体控制器所接收的相同电压范围,该第二电压转变电路会与该第四埠及该第五埠形成电子通连。8.如申请专利范围第6项之记忆体系统,其中该第一记忆体模组之接合电路尚包括:一第一电压转变电路用以将该第一埠输入上每条线路的电压范围从与传送自记忆体控制器相同的范围提高到与该第一记忆体装置相同的范围,以及用以将该第二埠输入及该第一埠输出上每条线路的电压范围从与该第一记忆体装置相同的范围下降到与该记忆体控制器所接收的相同电压范围,该第一电压转变电路会与该第一埠,该第二埠,及第二电压转电路形成电子通连;该第二电压转变电路用以将该第三埠输入上每条线路的电压范围从与该第一记忆体装置相同的范围下降到与传送自该记忆体控制器相同的范围,该电压转变电路会与该第一电压转变电路及该第三埠形成电子通连;及一第三电压转变电路用以将该第四埠输入上每条线路的电压范围从与记忆体控制器相同的范围提高到与该第二记忆体装置相同的范围,以及用以将该第五埠输入及该第四埠输出上每条线路的电压范围从与该第二记忆体装置相同的范围下降到与该记忆体控制器所接收的相同电压范围,该第三电压转变电路会与该第四埠及该第五埠形成电子通连。9.如申请专利范围第6项之记忆体系统,其中:(a)该第一记忆体模组之接合电路尚包括:一解多工电路与该第一埠及该第二埠形成电子通连,用以将传送到该第一埠的该记忆体资料线上的信号输入其具有一第一频宽于n条输入线上传送,每条输入线具有m个位元率,解多工至一资料信号具有该第一频宽于n条主要的输入线上传送具有m个主要的位元率,其中n小于n主要的而m则大于m主要的;及一多工电路与该第一埠及该第二埠形成电子通连,用以将传送到该第二埠的该记忆体资料线上的信号输入其具有一第一频宽于n条主要的输入线上传送,每条输入线具有m个主要的位元率,解多工至一资料信号具有该第一频宽于n条输入线上传送具有m个位元率,其中n小于n主要的而m则大于m主要的;(b)该第二记忆体模组之接合电路尚包括:一解多工电路与该第四埠及该第五埠形成电子通连,用以将传送到该第四埠的该记忆体资料线上的信号输入其具有一第一频宽于n条输入线上传送,每条输入线具有m个位元率,解多工至一资料信号具有该第一频宽于n条主要的输入线上传送具有m个主要的位元率,其中n小于n主要的而m则大于m主要的;及一多工电路与该第四埠及该第五埠形成电子通连,用以将传送到该第五埠的该记忆体资料线上的信号输入其具有一第一频宽于n条主要的输入线上传送,每条输入线具有m个主要的位元率,解多工至一资料信号具有该第一频宽于n条输入线上传送具有m个位元率,其中n小于n主要的而m则大于m主要的。10.如申请专利范围第6项之记忆体系统,其中:(a)该第一记忆体模组之接合电路尚包括:一解多工电路与该第一埠及该第二埠形成电子通连,用以将传送到该第一埠的该非记忆体资料线上的信号输入其具有一第一频宽于q条输入线上传送,每条输入线具有p个位元率,解多工至一资料信号具有该第一频宽于q条主要的输入线上传送具有p个主要的位元率,其中q小于q主要的而p则大于p主要的;及一多工电路与该第一埠及该第二埠形成电子通连,用以将传送到该第二埠的该非记忆体资料线上的信号输入其具有一第一频宽于q条主要的输入线上传送,每条输入线具有p个主要的位元率,解多工至一资料信号具有该第一频宽于q条输入线上传送具有p个位元率,其中q小于q主要的而p则大于p主要的;(b)该第二记忆体模组之接合电路尚包括:一解多工电路与该第四埠及该第五埠形成电子通连,用以将传送到该第四埠的该非记忆体资料线上的信号输入其具有一第一频宽于q条输入线上传送,每条输入线具有p个位元率,解多工至一资料信号具有该第一频宽于q条主要的输入线上传送具有p个主要的位元率,其中q小于q主要的而p则大于p主要的;及一多工电路与该第四埠及该第五埠形成电子通连,用以将传送到该第五埠的该非记忆体资料线上的信号输入其具有一第一频宽于q条主要的输入线上传送,每条输入线具有p个主要的位元率,解多工至一资料信号具有该第一频宽于q条输入线上传送具有p个位元率,其中q小于q主要的而p则大于p主要的。图式简单说明:图1所示的系实施本发明实例的电脑系统方块图;图2所示的系根据本发明实例安装于主机板上之记忆体系统;图3所示的系介于一记忆体控制器及两个记忆体模组之间的传统式多重下降绕线图的一端;图4所示的系根据本发明实例的记忆体系统之滙流排绕线(routing)及配线(wiring)拓朴;图5所示的系根据本发明实例的接合电路。 |
