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Bei einem Verfahren zum Entwurf von integrierten Schaltkreisen mit Ersatz-Logikbausteinen wird eine Mehrzahl von logischen Zellen und eine Mehrzahl von Füllzellen, die Zwischenräume zwischen den logischen zellen füllen, auf einer Chipfläche platziert. Dabei repräsentieren einige der oder alle Füllzellen Ersatz-Logikbausteine für den integrierten Schaltkreis und sind oder werden so beschaltet bzw. verdrahtet, dass sie Kapazitäten (2, 3; 1, 4; 1, 2, 3, 4; 4, 7; 3, 4, 7) in dem integrierten Schaltkreis bilden.
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