低电压、低功率的高速快闪记忆体的写入操作方式

摘要

本发明提出一种可同时用于N-通道及P-通道快闪式记忆体之写入(programming)的方法。此一新模式系利用基极偏压增强汲极累增热电子注入方式，作为元件的写入操作，简称为SBAHE。以N-通道为例，此写入操作方式之主要特征为，具有一极低的控制闸极(control-gate)和汲极(drain)偏压，一负的基极(substrate)偏压，汲基间偏压在10伏特范围内，(闸、汲、基极压差在正、负5伏特范围内)，且源极为浮接(floating)，写入操作时无通道电流。此新写入方式已完成传统浮动闸极记忆元件结构中的测试。该操作模式的优点含：具有极低的操作偏压条件(low voltage operation)、极低的功率损耗(low powerconsumption)、快速写入速度，以及各项优越的可靠性，如较传统方式有甚佳的汲极、闸极扰动(disturb)，资料保存能力(data retention)及耐久性(endurance)等。

主权项

1.一种用于N-型通道快闪式(FLASH)及电性可抹除及可程式唯读(EEPROM)记忆体之写入操作方式,该记忆体包含有一源极、一汲极、一控制闸极、一浮动闸极及一基极,该方法至少包含:提供一第一电压于该基极,此为一负偏压;提供一第二电压于该控制闸极,此为一正偏压;提供一第三电压于该汲极,此为一正偏压;以及与该源极为一浮接(floating)状态,其中,对该浮动闸极充电之电流系由汲极与基极间之接面产生之累增崩溃热电子注入而产生。2.如申请专利范围第1项之写入操作方式,其中该第一电压为一绝对値小于5伏特之负偏压。3.如申请专利范围第1项之写入操作方式,其中该第二电压为一小于5伏特之正偏压。4.如申请专利范围第1项之写入操作方式,其中该第三电压为一小于5伏特之正偏压。5.如申请专利范围第1项之写入操作方式,其中该源极为一浮接状态。6.如申请专利范围第1项之写入操作方式,其中,利用该基极,以基极偏压调变达成多位阶记忆单元(multi-level memory cell)之应用。7.如申请专利范围第1项之写入操作方式,其中集极及基极间之压差在10伏特以内。8.一种用于P-型通道快闪式(FLASH)及电性可抹除及可程式唯读(EEPROM)记忆体之写入操作方式,该记忆体包含有一源极、一汲极、一控制闸极、一浮动闸极及一基极,该方法至少包含:提供一第一电压于该基极,此为一正偏压;提供一第二电压于该控制闸极,此为一负偏压;提供一第三电压于该汲极,此为一正偏压;以及与该源极为一浮接(floating)状态,其中,该浮动闸极充电之电流来自于二个不同的热电子注入,其一为汲极与基极间之接面产生之累增崩溃热电子注入所产生,其二为在汲极与控制闸极间偏压所导致的价带至导带(Band to Band)之穿隧电子所产生。9.如申请专利范围第8项之写入操作方式,其中,该第一电压为一小于5伏特之正偏压。10.如申请专利范围第8项之写入操作方式,其中,该第二电压为一小于5伏特之正偏压。11.如申请专利范围第8项之写入操作方式,其中,第三电压为一绝对値小于5伏特之负偏压。12.如申请专利范围第8项之写入操作方式,其中,源极为一浮接状态。13.如申请专利范围第8项之写入操作方式,其中,利用该基极,以基极偏压调变达成多位阶记忆元件之应用。14.如申请专利范围第8项之写入操作方式,其中集及基极间之压差在10伏特以内。图式简单说明:第1图 显示传统叠层N-通道记忆体。(用于测试本发明写入操作之实际记忆元件)第2图 系本发明中N-通道记忆体,新式写入操作方式(SBAHE)之物理机制示意图。第3图 显示汲极电流(ID)与闸极注入电流(IG)对汲极电压(VD)的关系,图中显示SBAHE写入方式与传统CHE写入之比较。本发明的新式写入操作电压范围如图中操作视窗(operation window)标示。第4图 显示SBAHE写入方式与传统CHE写入,二者注入效率(=IG/ID)的比较。第5图 显示于固定之汲极及基极跨压下,提升基极偏压可以增加注入效率的关系图。第6图 显示SBAHE写入方式与传统CHE写入,二者写入速度的比较。第7图 显示N-通道记忆体记忆体耐久性测试。第8图 显示N-通道记忆体资料保存能力特性。第9图 显示传统叠层闸极P-通道记忆体。(用于测试本发明写入操作之实际记忆元件)。第10图 系本发明中P-通道记忆体,新式写入操作方式(SBAHE)之物理机制示意图。第11图 显示P-通道记忆体,SBAHE写入方式与BBHE写入,二者写入速度的比较。第12图 显示P-通道记忆体,耐久性测试。第13图 显示P-通道记忆体,汲极扰动(drain-disturb)特性。经过104次读写以后,SBAHE有相当好的扰动特性。第14图 显示P-通道记忆体,资料保存能力特性。第15图 利用三重井(Triple-Well)结构提供基极信号线(SUBL)的反或闸(NOR gate)阵列电路。