| 主权项 |
1.一种以同位元检查进行指令模式切换之处理器,其可分别于N位元及2N位元模式执行N位元及2N位元模式指令,该N位元模式指令由一个N位元字组所组成,该2N位元模式指令由两个N位元字组所组成,每一N位元字组包含P个同位位元及(N-P)位元之指令码,P为大于或等于1之整数,其中,每一N位元模式指令之同位位元系将其N位元字组设定为第一同位状态,每一2N位元模式指令之每一N位元字组之同位位元系将其N位元字组设定为第二同位状态,该处理器包含:一指令输入装置,其包含一宽度为2N位元之记忆空间以供储存复数个代表指令之2N位元字组;一指令撷取装置,用以撷取该指令码输入装置的一2N位元字组;以及一执行模式切换逻辑,用以判断撷取之2N位元字组为二个(N-P)位元的指令或一个2(N-P)位元的指令,俾以切换处理器执行于N位元或2N位元模式,其中,当撷取之2N位元字组为偶同位时,如所包含之两个N位元字组均为第一同位状态,判定该2N位元字组为二个(N-P)位元的指令,如所包含之两个N位元字组均为第二同位状态,判定该2N位元字组为一个2(N-P)位元的指令。2.如申请专利范围第1项所述之处理器,其中,该第一同位状态为偶同位,该第二同位状态为奇同位。3.如申请专利范围第1项所述之处理器,其中,该N値为16,P値为1。4.一种于处理器中以同位元检查进行指令模式切换之方法,该处理器可执行于N位元及2N位元模式,该处理器具有一指令集,其提供N位元模式指令及2N位元模式指令,该N位元模式指令由一个N位元字组所组成,该2N位元模式指令由两个N位元字组所组成,每一N位元字组包含P个同位位元及(N-P)位元之指令码,P为大于或等于1之整数,其中,每一N位元模式指令之同位位元系将其N位元字组设定为第一同位状态,每一2N位元模式指令之每一N位元字组之同位位元系将其N位元字组设定为第二同位状态,该方法包括:撷取一代表指令之2N位元字组;以及当撷取之2N位元字组为偶同位时,如其所包含之两个N位元字组均为第一同位状态,判定该2N位元字组为二个(N-P)位元的指令,而切换处理器执行于N位元模式;以及当撷取之2N位元字组为偶同位时,如所包含之两个N位元字组均为第二同位状态,判定该2N位元字组为一个2(N-P)位元的指令,而切换处理器执行于2N位元模式。5.如申请专利范围第4项所述之方法,其中,该第一同位状态为偶同位,该第二同位状态为奇同位。6.如申请专利范围第4项所述之方法,其中,该N値为16,P値为1。7.一种以同位元检查进行指令模式切换之处理器,其可分别于N位元及2N位元模式执行N位元及2N位元模式指令,该N位元模式指令由一个N位元字组所组成,该2N位元模式指令由一个上半N位元字组及一下半N位元字组所组成,每一N位元字组包含P个同位位元及(N-P)位元之指令码,P为大于或等于1之整数,其中,每一上半N位元模式指令之同位位元系将其N位元字组设定为第一同位状态,每一下半N位元模式指令之同位位元系将其N位元字组设定为第二同位状态,每一2N位元模式指令设定为第二同位状态,该处理器包含:一指令输入装置,其包含一宽度为2N位元之记忆空间以供储存复数个代表指令之2N位元字组;一指令撷取装置,用以撷取该指令码输入装置的一2N位元字组;以及一执行模式切换逻辑,用以判断撷取之2N位元字组为二个(N-P)位元的指令或一个2(N-P)位元的指令,俾以切换处理器执行于N位元或2N位元模式,其中,当撷取之2N位元字组为奇同位时,如所包含之上半N位元字组为第一同位状态,判定该2N位元字组为二个(N-P)位元的指令,如所包含之上半N位元字组为第二同位状态,判定该2N位元字组为一个2(N-P)位元的指令。8.如申请专利范围第7项所述之处理器,其中,该第一同位状态为偶同位,该第二同位状态为奇同位。9.如申请专利范围第7项所述之处理器,其中,该N値为16,P値为1。10.一种于处理器中以同位元检查进行指令模式切换之方法,该处理器可执行于N位元及2N位元模式执行N位元及2N位元模式指令,该N位元模式指令由一个N位元字组所组成,该2N位元模式指令由一个上半N位元字组及一下半N位元字组所组成,每一N位元字组包含P个同位位元及(N-P)位元之指令码,P为大于或等于1之整数,其中,每一上半N位元模式指令之同位位元系将其N位元字组设定为第一同位状态,每一下半N位元模式指令之同位位元系将其N位元字组设定为第二同位状态,每一2N位元模式指令设定为第二同位状态,该方法包括:撷取一代表指令之2N位元字组;以及当撷取之2N位元字组为奇同位时,如其所包含之上半N位元字组为第一同位状态,判定该2N位元字组为二个(N-P)位元的指令,而切换处理器执行于N位元模式;以及当撷取之2N位元字组为奇同位时,如其所包含之上半N位元字组为第二同位状态,判定该2N位元字组为一个2(N-P)位元的指令,而切换处理器执行于2N位元模式。11.如申请专利范围第10项所述之方法,其中,该第一同位状态为偶同位,该第二同位状态为奇同位。12.如申请专利范围第10项所述之方法,其中,该N値为16,P値为1。13.一种以同位元检查进行指令模式切换之处理器,其可分别于N位元及2N位元模式执行N位元及2N位元模式指令,该N位元模式指令由一个N位元字组所组成,该2N位元模式指令由一个上半N位元字组及一下半N位元字组所组成,每一N位元字组包含P个同位位元及(N-P)位元之指令码,P为大于或等于1之整数,其中,每一上半N位元模式指令之同位位元系将其N位元字组设定为第二同位状态,每一下半N位元模式指令之同位位元系将其N位元字组设定为第一同位状态,每一2N位元模式指令设定为第二同位状态,该处理器包含:一指令输入装置,其包含一宽度为2N位元之记忆空间以供储存复数个代表指令之2N位元字组;一指令撷取装置,用以撷取该指令码输入装置的一2N位元字组;以及一执行模式切换逻辑,用以判断撷取之2N位元字组为二个(N-P)位元的指令或一个2(N-P)位元的指令,俾以切换处理器执行于N位元或2N位元模式,其中,当撷取之2N位元字组为奇同位时,如所包含之上半N位元字组为第二同位状态,判定该2N位元字组为二个(N-P)位元的指令,如所包含之上半N位元字组为第一同位状态,判定该2N位元字组为一个2(N-P)位元的指令。14.如申请专利范围第13项所述之处理器,其中,该第一同位状态为偶同位,该第二同位状态为奇同位。15.如申请专利范围第13项所述之处理器,其中,该N値为16,P値为1。16.一种于处理器中以同位元检查进行指令模式切换之方法,该处理器可执行于N位元及2N位元模式执行N位元及2N位元模式指令,该N位元模式指令由一个N位元字组所组成,该2N位元模式指令由一个上半N位元字组及一下半N位元字组所组成,每一N位元字组包含P个同位位元及(N-P)位元之指令码,P为大于或等于1之整数,其中,每一上半N位元模式指令之同位位元系将其N位元字组设定为第二同位状态,每一下半N位元模式指令之同位位元系将其N位元字组设定为第一同位状态,每一2N位元模式指令设定为第二同位状态,该方法包括:撷取一代表指令之2N位元字组;以及当撷取之2N位元字组为奇同位时,如其所包含之上半N位元字组为第二同位状态,判定该2N位元字组为二个(N-P)位元的指令,而切换处理器执行于N位元模式;以及当撷取之2N位元字组为奇同位时,如其所包含之上半N位元字组为第一同位状态,判定该2N位元字组为一个2(N-P)位元的指令,而切换处理器执行于2N位元模式。17.如申请专利范围第16项所述之方法,其中,该第一同位状态为偶同位,该第二同位状态为奇同位。18.如申请专利范围第16项所述之方法,其中,该N値为16,P値为1。图式简单说明:图1:系习知指令模式切换之示意图。图2:系另一习知指令模式切换之示意图。图3:系本发明之一种利用同位检查以进行指令模式切换之处理器之架构图。图4:系本发明之程式组译时同位位元产生的示意图。图5:系本发明之程式执行时同位位元检查的示意图。图6:系本发明之同位位元检查表。图7:系一程式在记忆体位置中的排列方式及六种不同跳跃位址状态的示意图。图8:系本发明之程式组译时另一同位检查位元产生的示意图。图9:系本发明之另一同位位元检查表。图10:系本发明之再一同位位元检查表。 |
