在处理器间共享翻译旁视缓冲区之方法

摘要

本发明系关于共用记忆体多处理器系统，像是IBM(万国商业机器公司)ESA(企业系统架构)/390或RS/6000系统；且更特定言之，本发明系关于一种用以在数个处理器(CPU 30a、..30d)间共享一个第二级翻译旁视缓冲区(TLB2)、以改良该性能和使缓冲该等虚拟-绝对位址翻译结果所需的晶片区域减少之方法及系统。本发明的创新TLB2架构包括数个专属于特殊CPU的小型阵列(32a、..32d)，其提供一个介面至一主阵列(21)中之介面，其中该TLB2由该等 CPU共享。该等专属阵列(32a、..32d)系被用以弥补该等架构之限制，及将数个CPU链结到该一般使用之共享阵列(21)上。

主权项

1.一种用以于一对称多处理器(SMP)系统中执行一第二级翻译旁视缓冲区(TLB)之方法,其特征在于以下步骤:a.利用多个各自独一无二专属于该多个处理器中之其中一个处理器的处理器记忆体区域(610、630)(CRTs)来储存虚拟位址资料和一起始指标,以便找出与该虚拟位址资料相关之绝对位址;b.利用一在该等处理器间共享之共用记忆体区域(620)(PTE)以储存至少该可与一储存在该任一处理器专属记忆体区域(610、630)中之虚拟位址相关之绝对位址资料;c.藉由下面的步骤d和e以定义一TLB命中应用的一虚拟位址:d.查核该应用之虚拟位址的次位址资料是否与储存在该共用记忆体区域中各别的次位址资料相匹配(730);及e.查核是否将该处理器记忆体区域其各别的项目和该共用记忆体区域旗标为"有效的"(730、810)。2.如申请专利范围第1项之方法,其中该次位址资料为该一个虚拟位址的片段索引,及其中将该虚拟位址的多个最低有效位元、连同该共用记忆体区域其一个项目中的该绝对位址储存成一个标签资料。3.如申请专利范围第1项之方法,更包括同时于该处理器和该共用记忆体区域中执行一个并行查询之步骤(720)。4.如申请专利范围第3项之方法,包括以下步骤:根据该等处理器记忆体区域的顺序提供固定个关联至该共用记忆体区域(620)中各自多个n-集合关联储存体元件的处理器记忆体区域(610、630)。图式简单说明:图1,为例证说明一个先前技艺之翻译旁视缓冲区(TLB)其一个原理图示之概述;图2,为例证说明根据本发明之该概念化动态位址翻译(DAT)请求处理之概述;图3,为说明一个多处理器系统其一个方块图之概述,其中该多处理器系统具有一在数个CPU间所共享之第二级TLB;图4,为说明根据本发明一共享之TLB2中一个CRTs和一个PTE其概念化结构之概述;图5,为说明一个翻译功能单元其方块图之概述,其中该方块图例证说明本发明方法其控制流程的一些观点;图6,为叙述一根据本发明之TLB2其一个较佳阵列配置之概念化综观之概述;及图7,为说明本发明方法于一个CP请求下构成共享TLB2项目期间、该等部分控制流程细目之概述。