| 主权项 |
1.一种半导体装置,乃属于具备有:形成复数个配线的导体层;和形成在与该导体层的复数个配线重叠的区域的焊垫的半导体装置,其特征为:上述配线的一部分是与焊垫接合,并且在上述配线的另一部分和焊垫之间形成绝缘性保护膜;至少与焊垫重叠的区域内的上述配线上的保护膜是与相邻的配线上的保护膜形成桥架。2.如申请专利范围第1项所记载的半导体装置,其中,在上述保护膜和上述焊垫之间,以覆盖上述保护膜的方式形成绝缘膜。3.如申请专利范围第2项所记载的半导体装置,其中,上述绝缘膜是利用化学气相成长法所形成的氧化膜。4.如申请专利范围第3项所记载的半导体装置,其中,上述氧化膜是包含硼及磷的至少一者。5.如申请专利范围第1项所记载的半导体装置,其中,在上述保护膜形成桥架的区域,以抑制从藉由上述保护膜成为桥架所形成的空孔部的飞散及喷出的方式,进行上述相邻的配线之间隔的配线间隔的最小値S1及/或上述桥架长度L1的调整。6.如申请专利范围第5项所记载的半导体装置,其中,上述调整是以上述配线间隔的最小値S1为1.8m以上、上述桥架长度L1为900m以下,或是上述配线间隔的最小値S1为1.2m以上、未满1.8m,且上述桥架长度L1为1400m以下的方式所进行。7.如申请专利范围第6项所记载的半导体装置,其中,上述调整是以上述配线间隔的最小値S1为1.8m以上,或是上述桥架长度L1为400m以下的方式所进行。8.如申请专利范围第5项所记载的半导体装置,其中,上述调整是在与上述焊垫重叠的区域以外的区域所进行。9.如申请专利范围第1项至第8项的任一项所记载的半导体装置,其中,上述导体层是形成在具有形成半导体元件的区域的活性区域的半导体基板上,在与上述活性区域电气连接的第一配配线层上,夹介层间绝缘膜所形成的第二配线层;焊垫是以至少一部分与上述活性区域重叠的方式所形成。10.一种半导体装置的制造方法,乃属于包括:在基板上形成导体层的工程;和在上述导体层上形成绝缘膜的工程;和在上述绝缘膜形成开口部的工程;和藉由在上述绝缘膜上与上述开口部内形成金属膜,形成焊垫的工程的半导体装置的制造方法,其特征为:形成上述导体层的工程是包括形成复数个配线的工程;在上述导体层上形成绝缘膜的工程是包括形成绝缘性保护膜的工程;在形成上述保护膜的工程中,至少与上述焊垫重叠的区城内的上述配线上的保护膜,是以与相邻的配线上的保护膜形成桥架的方式,形成上述保护膜。11.如申请专利范围第10项所记载的半导体装置的制造方法,其中,在上述导体层上形成绝缘膜的工程,更包括以覆盖藉由形成上述保护膜的工程所形成的保护膜的方式,形成新的绝缘膜的工程。12.如申请专利范围第11项所记载的半导体装置的制造方法,其中,形成上述新的绝缘膜的工程,是以利用化学气相成长法覆盖上述保护膜的方式,形成氧化膜的工程。13.如申请专利范围第12项所记载的半导体装置的制造方法,其中,形成上述氧化膜的工程是形成包含硼及磷的至少一者的氧化膜的工程。14.如申请专利范围第10项所记载的半导体装置的制造方法,其中,以抑制从藉由上述保护膜成为桥架所形成的空孔部的飞散及喷出的方式,形成上述复数个配线的工程,是进行上述保护膜形成桥架的区域的上述相邻的配线之间隔的配线间隔的最小値S1的调整,而形成上述复数个配线,且/或形成上述保护膜的工程,是进行桥架长度L1的调整,而形成上述保护膜。15.如申请专利范围第14项所记载的半导体装置的制造方法,其中,上述配线间隔的最小値S1及/或上述桥架长度L1的调整,是以上述配线间隔的最小値S1为1.8m以上、上述桥架长度L1为900m以下,或是上述配线间隔的最小値S1为1.2m以上、未满1.8m,且上述桥架长度L1为1400m以下的方式所进行。16.如申请专利范围第15项所记载的半导体装置的制造方法,其中,上述调整是以上述配线间隔的最小値S1为1.8m以上,或是上述桥架长度L1为400m以下的方式所进行。17.如申请专利范围第14项所记载的半导体装置的制造方法,其中,上述配线间隔的最小値S1及/或上述桥架长度L1的调整,是在与上述焊垫重叠的区域以外的区域所进行。18.如申请专利范围第10项至第17项的任一项所记载的半导体装置的制造方法,其中,在上述基板上形成导体层的工程是包括:在半导体基板上形成半导体元件的工程;和以一部分连接在半导体元件的方式,形成第一配线层的工程;和形成在上述第一配配线层上具有导孔的层间绝缘膜的工程;和在上述层间绝缘膜上及上述导孔内形成第二配线层的工程;在形成上述焊垫的工程中,以至少一部分与上述半导体元件重叠的方式,形成上述焊垫。图式简单说明:第1图是表示本发明之一实施形态的半导体装置的半导体积体电路的概略构成的断面图。第2图是于上述半导体积体电路中,表示相邻的第二配线上的保护膜为桥架状态的断面图。第3图是说明上述半导体积体电路的制造工程的图,表示第一配线层的形成工程完成后的概略构成的断面图。第4图是说明上述制造工程的图,表示层间绝缘膜的形成工程完成后的概略构成的断面图。第5图是说明上述制造工程的图,表示针对层间绝缘膜的开口部的形成工程完成后的概略构成的断面图。第6图是说明上述制造工程的图,表示第二配线层的形成工程完成后的概略构成的断面图。第7图是说明上述制造工程的图,表示保护膜的形成工程完成后的概略构成的断面图。第8图是说明上述制造工程的图,表示绝缘膜的形成工程完成后的概略构成的断面图。第9图是说明上述制造工程的图,表示针对绝缘膜的开口部的形成工程完成后的概略构成的断面图。第10图是说明上述制造工程的图,表示针对保护膜的开口部的形成工程完成后的概略构成的断面图。第11图是于上述半导体积体电路中,表示未在保护膜上形成绝缘膜情形的概略构成的断面图。第12图是模式表示第11图所示的半导体积体电路的配线形式的概略平面图。第13图(a)是表示在第12图所示的配线上形成保护膜时的形式的图,第12图的A-A'线的端视断面图。第13图(b)是表示在第12图所示的配线上形成保护膜时的形式的图,第12图的B-B'线的端视断面图。第14图是第12图的A-A n'线的端视断面图,表示更在保护膜上形成聚醯亚胺膜时的形式。第15图是表示本发明另外的实施形态的半导体装置的半导体积体电路的概略构成的断面图。第16图(a)是表示本发明更另外的实施形态的半导体装置的半导体积体电路的概略构成的图,模式表示前述半导体积体电路的配线形式的概略平面图。第16图(b)是表示前述半导体积体电路的概略构成的图,第16图(a)的C-C'线的端视断面图。第17图是表示本发明另外的实施形态的半导体装置的半导体积体电路的概略构成的断面图。第18图是说明上述半导体积体电路的制造工程的图,表示针对保护膜的开口部的形成工程完成后的概略构成的断面图。第19图是说明上述半导体积体电路的制造工程的图,表示金凸块的形成工程完成后的概略构成的断面图。第20图是模式表示实验所用的相邻的配线的配线图案的一例的概略平面图。第21图是上段以表形式表示实验结果的图,下段以表形式表示上段所记载的图形的意思的图。第22图是模式表示用于上述半导体积体电路的配线的配线图案的另一案例的概略平面图。第23图是模式表示用于上述半导体积体电路的配线的配线图案的另外案例的概略平面图。第24图是模式表示用于上述半导体积体电路的配线的配线图案的更另外案例的概略平面图。第25图是模式表示用于上述半导体积体电路的配线的配线图案的另外案例的概略平面图。第26图是表示习知半导体装置的一例的半导体积体电路的概略构成的断面图。第27图是说明上述半导体积体电路的制造工程的图,表示第一配线层的形成工程完成后的概略构成的断面图。第28图是说明上述制造工程的图,表示层间绝缘膜的形成工程完成后的概略构成的断面图。第29图是说明上述制造工程的图,表示针对层间绝缘膜的开口部的形成工程完成后的概略构成的断面图。第30图是说明上述制造工程的图,表示第二配线层的形成工程完成后的概略构成的断面图。第31图是说明上述制造工程的图,表示保护膜的形成工程完成后的概略构成的断面图。第32图是说明上述制造工程的图,表示针对保护膜的开口部的形成工程完成后的概略构成的断面图。第33图是说明上述制造工程的图,表示冲击缓冲膜的形成工程完成后的概略构成的断面图。第34图是说明上述制造工程的图,表示针对冲击缓冲膜的开口部的形成工程完成后的概略构成的断面图。第35图(a)是表示习知半导体装置的另外一例的半导体积体电路的概略图,模式表示前述半导体积体电路的配线形式的概略平面图。第35图(b)是表示习知半导体装置的另外一例的半导体积体电路的概略图,第35图(a)的D-D'线的端视断面图。第36图是放大表示第35图(a)、(b)的半导体积体电路的保护膜为悬突形状的凸部附近的部分断面图。第37图是表示在第36图所示的保护膜上形成焊垫并实装后的概略构成的断面图。 |
