半导体积体电路装置

摘要

在内藏火花消减器二极体而适于保护输出电晶体的半导体积体电路装置之中，以往存在流通到基板的漏泄电流太大而无法获得预期的顺向电流的课题。本发明之半导体积体电路装置，系在第2磊晶层23表面以部份重叠P＋型第1及第2扩散区34、32的方式予以形成。而且，具备有在P＋型第2扩散区32的正上方部与阳极39相连接，并使寄生电阻R1设成较寄生电阻R2大的特征。藉此种方式，对于成为流通到基板的漏泄电流的原因之寄生PNP电晶体TR2的动作加以控制，而可以大幅降低漏泄电流。

主权项

1.一种半导体积体电路装置,系具备有:一导电型的半导体基板;逆导电型磊晶层,其系至少层积一层于该基板表面上;第1逆导电型埋入层,其系形成于上述基板与第1层磊晶层之间;第1一导电型埋入层,其系形成于上述基板与上述第1层磊晶层之间,且与上述第1逆导电型埋入层重叠形成;一导电型埋入区,其系与上述第1一导电型埋入层相连结,且亦与形成于最上层之磊晶层之第1一导电型扩散区相连结;逆导电型埋入区,其系与上述第1逆导电型埋入层相连结,且亦与形成于上述最上层之磊晶层之第1逆导电型扩散区相连结;及第2逆导电型扩散区,其系形成于为上述第1一导电型扩散区所包围之上述最上层之磊晶层;其中,形成于上述最上层磊晶层之第2一导电型扩散区,系与上述第1一导电型扩散区至少重叠其一部份,且阳极系与上述第1逆导电型扩散区和上述第2一导电型扩散区相连接者。2.如申请专利范围第1项的半导体积体电路装置,其中,系于上述第2逆导电型扩散区从上述最上层磊晶层表面重叠形成有逆导电型井区。3.如申请专利范围第1项的半导体积体电路装置,其中,至少上述第1一导电型埋入层上面,系较上述第1逆导电型埋入层上面更位于上述第2逆导电型扩散区侧,且上述第1一导电型埋入层与上述第2逆导电型扩散区,系以深度方向相隔而形成。4.如申请专利范围第1项的半导体积体电路装置,其中,上述一导电型埋入区,系由形成于复数个上述磊晶层间的一导电型埋入层相连结而形成。5.如申请专利范围第1项的半导体积体电路装置,其中,上述逆导电型埋入区,系由形成于复数个上述磊晶层间的逆导电型埋入层相连结而形成。6.一种半导体积体电路装置,系具备有:一导电型的半导体基板;逆导电型第1磊晶层,其系层积在该基板表面上;第1一导电型埋入层,其系与形成于上述基板与上述第1磊晶层之间的第1逆导电型埋入层相重叠而形成;逆导电型第2磊晶层,其系层积在上述第1磊晶层表面;第2一导电型埋入层及第2逆导电型埋入层,其系形成于上述第1磊晶层与上述第2磊晶层之间;第1一导电型扩散区,其系从上述第2磊晶层表面扩散形成到上述第2一导电型埋入层;第1逆导电型扩散区,其系从上述第2磊晶层表面扩散形成到上述第2逆导电型埋入层;及第2逆导电型扩散区,其系形成于为上述第1一导电型扩散区所包围之上述第2磊晶层;其中,形成于上述第2磊晶层之第2一导电型扩散区,系与上述第1一导电型扩散区至少重叠其一部份,且阳极系与上述第1逆导电型扩散区和上述第2一导电型扩散区相连接。7.如申请专利范围第6项的半导体积体电路装置,其中,系于上述第2逆导电型扩散区从上述第2磊晶层表面重叠形成有逆导电型井区。8.一种半导体积体电路装置,系具备有:一导电型的半导体基板;逆导电型第1磊晶层,其系层积在该基板表面;逆导电型第2磊晶层,其系层积在该第1磊晶层表面;第1逆导电型埋入层,其系形成于上述基板与上述第1磊晶层之间;一导电型埋入层,其系形成于上述第1磊晶层与上述第2磊晶层之间,且与上述第1逆导电型埋入层至少形成重叠其一部份;第2逆导电型埋入层,其系形成于上述第1磊晶层与上述第2磊晶层之间,且令其一部份与上述第1逆导电型埋入层相重叠;第1一导电型扩散区,其系从上述第2磊晶层表面扩散形成到上述一导电型埋入层;第1逆导电型扩散区,其系从上述第2磊晶层表面扩散形成到上述第2逆导电型埋入层;及第2逆导电型扩散区,其系形成于为上述第1一导电型扩散区所包围之上述第2磊晶层表面;其中,形成于上述第2磊晶层表面之第2一导电型扩散区,系与上述第1一导电型扩散区至少重叠其一部份,且阳极系与上述第1逆导电型扩散区和上述第2一导电型扩散区相连接。9.如申请专利范围第8项的半导体积体电路装置,其中,系于上述第2逆导电型扩散区从上述第2磊晶层表面重叠形成有逆导电型井区。10.一种半导体积体电路装置,系具备有:一导电型的半导体基板;逆导电型磊晶层,其系至少层积1层在该基板表面上;第1逆导电型埋入层,其系形成于上述基板与第1层磊晶层之间;第1一导电型埋入层,其系形成于上述基板与上述第1层磊晶层之间,且与上述第1逆导电型埋入层形成重叠;一导电型埋入区,其系与上述第1一导电型埋入层相连结,且亦与形成于最上层之磊晶层之一导电型扩散区相连结;逆导电型埋入区,其系与上述第1逆导电型埋入层相连结,且亦与形成于上述最上层磊晶层之第1逆导电型扩散区相连结;及第2逆导电型扩散区,其系形成于为上述一导电型扩散区所包围之上述最上层之磊晶层;其中,形成于上述最上层之磊晶层表面之多晶矽电阻体,系与上述一导电型扩散区至少连接其一部份,且阳极系与上述第1逆导电型扩散区和上述多晶矽电阻体相连接。11.如申请专利范围第10项的半导体积体电路装置,其中,上述阳极,系与未和上述一导电型扩散区相连接的区域之上述多晶矽电阻体相连接。12.如申请专利范围第10项的半导体积体电路装置,其中,系于上述第2逆导电型扩散区从上述最上层之磊晶层表面重叠形成有逆导电型井区。图式简单说明:第1图系用以说明本发明半导体积体电路装置的二极体元件之(A)剖面图(B)等效电路图。第2图系显示本发明半导体积体电路装置的顺向电流与流往基板的漏泄电流之关系特性图。第3图系说明本发明半导体积体电路装置之剖面图。第4图系说明本发明半导体积体电路装置之(A)剖视图(B)等效电路图。第5图系说明本发明半导体积体电路装置之(A)剖面图(B)剖面图。第6图系说明本发明半导体积体电路装置之制造方法之剖面图。第7图系说明本发明半导体积体电路装置之制造方法之剖面图。第8图系说明本发明半导体积体电路装置之制造方法之剖面图。第9图系说明本发明半导体积体电路装置之制造方法之剖面图。第10图系说明本发明半导体积体电路装置之制造方法之剖面图。第11图系说明本发明半导体积体电路装置之制造方法之剖面图。第12图系说明本发明半导体积体电路装置之制造方法之剖面图。第13图系说明本发明半导体积体电路装置之制造方法之剖面图。第14图系说明习知半导体积体电路装置之等效电路图。第15图系用以说明习知半导体积体电路装置之二极体元件之剖面图。