| 主权项 |
1.一种半导体装置,其特征为具备有:SOI基板,其具有依序沈积之半导体基板,绝缘层,及第1导电型之半导体层之构造;元件隔离绝缘膜,其部份的形成在上述半导体层之主面内,具有与上述绝缘层一起包夹上述半导体层之一部份之底面;闸构造,在被上述元件隔离绝缘膜规定之元件形成区域内,部份的形成在上述半导体层之上述主面上;凹部,在上述元件形成区域内,形成在从上述闸构造露出之部份之上述半导体层之上述主面内,成对的包夹上述闸构造之下方之通道形成区域;及与上述第1导电型不同之第2导电型之源极汲极区域,形成在上述凹部之底面内,成对的包夹上述通道形成区域,其底面或其空乏层到达上述绝缘层。2.如申请专利范围第1项之半导体装置,其中,形成上述闸构造之部份之上述半导体层之上述主面,和上述凹部之侧面所形成之角度大于90。3.如申请专利范围第1项之半导体装置,其中,上述凹部之端部潜入到上述闸构造之端部之下方。4.如申请专利范围第1项之半导体装置,其中,上述源极汲极区域具有:较低浓度之第1杂质导入区域,形成在上述半导体层之上述主面内;和较高浓度之第2杂质导入区域,形成比上述第1杂质导入区域深;从上述半导体层之上述主面到上述凹部之上述底面之深度,比从上述半导体层之上述主面到上述第1杂质导入区域之底面之深度浅。5.如申请专利范围第4项之半导体装置,其中,上述源极汲极区域更具有第3杂质导入区域,比上述第2杂质导入区域浅,形成在上述半导体层之上述主面内。6.如申请专利范围第1项之半导体装置,其中,上述源极汲极区域具有:较低浓度之第1杂质导入区域,形成在上述半导体层之上述主面内;较高浓度之第2杂质导入区域,形成比上述第1杂质导入区域深;和第3杂质导入区域,形成在上述半导体层之上述主面内;从上述半导体层之上述主面到上述第3杂质导入区域之底面之深度,比从上述半导体层之上述主面到上述第1杂质导入区域之底面之深度深;从上述半导体层之上述主面到上述凹部之上述底面之深度,比从上述半导体层之上述主面到上述第3杂质导入区域之上述底面之深度浅。7.如申请专利范围第1项之半导体装置,其中,上述闸构造具有:闸绝缘膜,形成在上述半导体层之上述主面上;闸电极,形成在上述闸绝缘膜上;和第1侧壁,形成在上述闸电极之侧面;上述半导体装置更具备有:第2侧壁,接合在上述第1侧壁,形成在上述凹部之上述底面上;和金属-半导体化合物层,形成在从上述第2侧壁露出之部份之上述源极汲极区域上。8.如申请专利范围第7项之半导体装置,其中,更具备有第3侧壁,接合在上述元件隔离绝缘膜,形成在上述凹部之上述底面上;和上述金属-半导体化合物层形成在从上述第2和第3侧壁露出之部份之上述源极汲极区域上。9.如申请专利范围第1项之半导体装置,其中,更具备有:半导体区域,形成在上述凹部之底面上;和金属-半导体化合物层,形成在上述半导体区域上。10.如申请专利范围第1至9项中任一项之半导体装置,其中,在上述SOI基板内形成有NMOS电晶体和PMOS电晶体;上述半导体装置是上述NMOS电晶体和上述PMOS电晶体之任一方。11.如申请专利范围第1至9项中任一项之半导体装置,其中,在上述SOI基板内形成有与较低电源电压进行动作之第1电晶体,和以较高电源电压进行动作之第2电晶体;和上述半导体装置是上述第1和第2电晶体中之任一方。图式简单说明:图1系用来表示本发明之实施形态1之半导体装置之构造的剖面图。图2系用来表示本发明之实施形态1之半导体装置之制造方法之步骤顺序的剖面图。图3系用来表示本发明之实施形态1之半导体装置之制造方法之步骤顺序的剖面图。图4系用来表示本发明之实施形态1之半导体装置之制造方法之步骤顺序的剖面图。图5系用来表示本发明之实施形态1之半导体装置之制造方法之步骤顺序的剖面图。图6系用来表示本发明之实施形态1之半导体装置之制造方法之步骤顺序的剖面图。图7系用来表示本发明之实施形态1之半导体装置之制造方法之步骤顺序的剖面图。图8系用来表示本发明之实施形态1之半导体装置之制造方法之步骤顺序的剖面图。图9系用来表示本发明之实施形态2之半导体装置之构造的剖面图。图10系用来表示本发明之实施形态2之半导体装置之制造方法之步骤顺序的剖面图。图11系用来表示本发明之实施形态2之半导体装置之制造方法之步骤顺序的剖面图。图12系用来表示本发明之实施形态2之半导体装置之制造方法之步骤顺序的剖面图。图13系用来表示本发明之实施形态2之半导体装置之制造方法之步骤顺序的剖面图。图14系用来表示本发明之实施形态2之半导体装置之制造方法之步骤顺序的剖面图。图15系用来表示本发明之实施形态2之半导体装置之制造方法之步骤顺序的剖面图。图16系用来表示本发明之实施形态2之半导体装置之制造方法之一步骤的剖面图。图17系用来扩大的显示与本发明之实施形态3有关之图7所示构造中之形成有凹部之附近之构造的剖面图。图18系用来扩大的显示与本发明之实施形态3有关之图7所示构造之形成有凹部之附近之构造的剖面图。图19系用来表示本发明之实施形态4之半导体装置之构造的剖面图。图20系用来表示本发明之实施形态4之半导体装置之制造方法之步骤顺序的剖面图。图21系用来表示本发明之实施形态4之半导体装置之制造方法之步骤顺序的剖面图。图22系用来表示本发明之实施形态4之半导体装置之制造方法之步骤顺序的剖面图。图23系用来表示本发明之实施形态4之半导体装置之制造方法之步骤顺序的剖面图。图24系用来表示本发明之实施形态4之半导体装置之制造方法之步骤顺序的剖面图。图25系用来表示本发明之实施形态4之半导体装置之制造方法之步骤顺序的剖面图。图26系用来表示本发明之实施形态4之半导体装置之制造方法之步骤顺序的剖面图。图27系用来表示本发明之实施形态4之半导体装置之制造方法之步骤顺序剖面图。图28系用来表示本发明之实施形态4之半导体装置之制造方法之步骤顺序的剖面图。图29系用来表示本发明之实施形态5之半导体装置之构造的剖面图。图30系用来表示本发明之实施形态5之变化例之半导体装置之构造的剖面图。图31系用来表示本发明之实施形态6之半导体装置之制造方法之一步骤的剖面图。图32系用来表示本发明之实施形态7之半导体装置之制造方法之步骤顺序的剖面图。图33系用来表示本发明之实施形态7之半导体装置之制造方法之步骤顺序的剖面图。图34系用来表示本发明之实施形态8之半导体装置之制造方法之步骤顺序的剖面图。图35系用来表示本发明之实施形态8之半导体装置之制造方法之步骤顺序的剖面图。图36系用来表示本发明之实施形态9之半导体装置之制造方法之步骤顺序的剖面图。图37系用来表示本发明之实施形态9之半导体装置之制造方法之步骤顺序的剖面图。图38系用来表示本发明之实施形态9之半导体装置之制造方法之步骤顺序的剖面图。图39系用来表示本发明之实施形态10之半导体装置之构造的剖面图。图40系用来表示本发明之实施形态10之半导体装置之第1制造方法之步骤顺序的剖面图。图41系用来表示本发明之实施形态10之半导体装置之第1制造方法之步骤顺序的剖面图。图42系用来表示与本发明之实施形态10有关之图41所示构造中之形成有凹部附近之构造的剖面图。图43系用来表示本发明之实施形态10之半导体装置之第2制造方法之步骤顺序的剖面图。图44系用来表示本发明之实施形态10之半导体装置之第2制造方法之步骤顺序的剖面图。图45系用来表示本发明之实施形态11之半导体装置之第1制造方法之步骤顺序的剖面图。图46系用来表示本发明之实施形态11之半导体装置之第1制造方法之步骤顺序的剖面图。图47系用来表示本发明之实施形态11之半导体装置之第1制造方法之步骤顺序的剖面图。图48系用来表示本发明之实施形态11之半导体装置之第1制造方法之步骤顺序的剖面图。图49系用来表示本发明之实施形态11之半导体装置之第1制造方法之步骤顺序的剖面图。图50系用来表示本发明之实施形态11之半导体装置之第1制造方法之步骤顺序的剖面图。图51系用来表示本发明之实施形态11之半导体装置之第1制造方法之步骤顺序的剖面图。图52系用来表示本发明之实施形态11之半导体装置之第2制造方法之步骤顺序的剖面图。图53系用来表示本发明之实施形态11之半导体装置之第2制造方法之步骤顺序的剖面图。图54系用来表示本发明之实施形态11之半导体装置之第2制造方法之步骤顺序的剖面图。图55系用来表示本发明之实施形态11之半导体装置之第2制造方法之步骤顺序的剖面图。图56系用来表示本发明之实施形态11之半导体装置之第2制造方法之步骤顺序的剖面图。图57系用来表示本发明之实施形态12之半导体装置之制造方法之一步骤的剖面图。 |
