| 主权项 |
1.一种具有半导体层的半导体装置,包含:共价键半径大于半导体层半导体成分原子最小共价键半径的第一杂质原子;与共价键半径小于半导体成分原子最大共价键半径的第二杂质原子;其中第一与第二杂质原子以最近相邻格子点位置配置,且至少一个第一与第二杂质原子是电性活化。2.如申请专利范围第1项之半导体装置,其中至少一个第一与第二杂质原子系半导体层的受体或施体。3.如申请专利范围第1项之半导体装置,其中第一与第二杂质原子之一的参杂浓度等于或大于特定第一与第二杂质原子之一的电性活化杂质浓度。4.如申请专利范围第1项之半导体装置,其中当第一与第二杂质原子以最近相邻格子点位置配置,第一与第二杂质原子之一在靠近半导体层带沟中央产生深杂质阶。5.如申请专利范围第1项之半导体装置,其中半导体层系Si层,且第一与第二杂质原子系铟与硼。6.如申请专利范围第1项之半导体装置,其中其中半导体层系Si层,且第一与第二杂质原子系铟与碳。7.如申请专利范围第2项之半导体装置,其中第一与第二杂质原子之一的参杂浓度等于或大于特定第一与第二杂质原子之一的电性活化杂质浓度。8.如申请专利范围第2项之半导体装置,其中当第一与第二杂质原子以最近相邻格子点位置配置,第一与第二杂质原子之一在靠近半导体层带沟中央产生深杂质阶。9.如申请专利范围第2项之半导体装置,其中半导体层系Si层,且第一与第二杂质原子系铟与硼。10.如申请专利范围第2项之半导体装置,其中其中半导体层系Si层,且第一与第二杂质原子系铟与碳。11.如申请专利范围第3项之半导体装置,其中当第一与第二杂质原子以最近相邻格子点位置配置,第一与第二杂质原子之一在靠近半导体层带沟中央产生深杂质阶。12.如申请专利范围第3项之半导体装置,其中半导体层系Si层,且第一与第二杂质原子系铟与硼。13.如申请专利范围第3项之半导体装置,其中其中半导体层系Si层,且第一与第二杂质原子系铟与碳。14.一种半导体装置的制造方法,包含:提供一个半导体基体;参杂共价键半径大于半导体基体半导体层半导体成分原子最小共价键半径的第一杂质原子;与参杂共价键半径小于半导体成分原子最大共价键半径的第二杂质原子,以致于与第一杂质原子以最近相邻格子点位置配置。15.如申请专利范围第14项之制造方法,其中至少一个第一与第二杂质原子系半导体层的受体或施体。16.如申请专利范围第14项之制造方法,其中第一与第二杂质原子之一的参杂浓度等于或大于特定第一与第二杂质原子之一的电性活化杂质浓度。17.如申请专利范围第14项之制造方法,其中藉由使用离子植入将第一与第二杂质原子参杂入半导体层。18.如申请专利范围第15项之制造方法,其中第一与第二杂质原子之一的参杂浓度等于或大于特定第一与第二杂质原子之一的电性活化杂质浓度。19.如申请专利范围第15项之制造方法,其中藉由使用离子植入将第一与第二杂质原子参杂入半导体层。20.如申请专利范围第16项之制造方法,其中藉由使用离子植入将第一与第二杂质原子参杂入半导体层。图式简单说明:图1系显示一个根据本发明实施例半导体装置半导体层的范例之剖面图;图2系显示一个根据本发明实施例藉由紧束缚近似描述的半导体电子状态图;图3系显示一个根据本发明实施例藉由紧束缚近似描述的Si电子轨域之键状态图;图4A与4B系说明一个根据本发明实施例半导体中最近相邻杂质原子的键状态概略图;图5A与5B系显示一个根据本发明实施例半导体中相同杂质原子间团的键状态能阶概略图;图6A与6B系显示一个根据本发明实施例半导体中第一与第二杂质原子间团的键状态能阶概略图;图7系显示一个根据本发明实施例半导体层中杂质分布的范例图;及图8A至8F说明一个根据本发明实施例半导体制造方法的制程图。 |
