| 主权项 |
1.一种积层型半导体装置,其特征在于积层(stacked)有特定之半导体积体电路晶片,及至少一个以上之半导体积体电路晶片;前述至少一个以上之半导体积体电路晶片,包含由复数之电路区块所组成之群;前述特定之半导体积体电路晶片,具备:记忆部,其系于前述群中含有不良电路区块时,记忆表示该不良电路区块之不良资讯;及替代电路部,其系替代前述不良电路区块。2.如申请专利范围第1项之积层型半导体装置,其中包含于前述群之电路区块系逻辑电路区块。3.如申请专利范围第2项之积层型半导体装置,其中前述替代电路部具有与前述不良电路区块等价之电路。4.如申请专利范围第3项之积层型半导体装置,其中与前述不良电路区块等价之电路,系于前述特定半导体积体电路晶片与前述至少一个以上之半导体积体电路晶片积层后制作而成者。5.如申请专利范围第2项之积层型半导体装置,其中前述替代电路部具有可制作成分别与包含于前述群之电路区块等价之电路之构成。6.如申请专利范围第1项之积层型半导体装置,其中包含于前述群之电路区块系记忆电路区块。7.如申请专利范围第6项之积层型半导体装置,其中包含于前述群之电路区块具有相互等价之电路。8.如申请专利范围第7项之积层型半导体装置,其中前述替代电路部具有与包含于前述群之电路区块等价之电路。9.如申请专利范围第6项之积层型半导体装置,其中前述特定之半导体积体电路晶片,进一步具备:选择部,其系接收用以存取前述不良电路区块之存取资讯而选择前述替代电路部。10.如申请专利范围第9项之积层型半导体装置,其中前述选择部系因应输入至前述至少一个以上之半导体积体电路晶片之位址讯号之高位元与记忆于前述记忆部之不良资讯,而选择前述替代电路部。11.如申请专利范围第10项之积层型半导体装置,其中依据前述位址讯号之低位元,选择前述记忆电路区块内之记忆单元。12.如申请专利范围第11项之积层型半导体装置,其中前述位址讯号之低位元,亦输入至前述特定之半导体积体电路晶片之前述替代电路部。13.如申请专利范围第1项之积层型半导体装置,其中前述至少一个以上之半导体积体电路晶片系包含输出入控制部,其接收前述不良资讯而控制包含于前述群之电路区块与前述替代电路部之间之输出入关系。14.如申请专利范围第1项之积层型半导体装置,其中前述至少一个以上之半导体积体电路晶片,包含接收前述不良资讯而选择前述替代电路部之选择部。15.如申请专利范围第1项之积层型半导体装置,其中前述记忆部系于前述特定之半导体积体电路晶片与前述至少1个以上之半导体积体电路晶片积层后,记忆前述不良资讯。16.如申请专利范围第1项之积层型半导体装置,其中前述记忆部系于前述群之中未含不良电路区块之情形时,记忆表示前述群中未含不良电路区块之资讯。17.如申请专利范围第1项之积层型半导体装置,其中前述记忆部系包含保险丝部,该保险丝部系配置于可由外部照射能量束之特定位置。18.如申请专利范围第17项之积层型半导体装置,其中前述特定位置系位于前述特定之半导体积体电路晶片未与前述至少一个以上之半导体积体电路晶片重叠之区域内。19.如申请专利范围第1项之积层型半导体装置,其中前述至少一个以上之半导体积体电路晶片系包含至少二个以上之半导体积体电路晶片。20.如申请专利范围第19项之积层型半导体装置,其中前述至少二个以上之半导体积体电路晶片可各自使用前述替代电路部。图式简单说明:图1系模式化表示本发明之实施形态相关之积层型半导体装置之构成例图。图2系表示本发明之实施形态相关之半导体积体电路晶片(特定晶片)之内部构成例之区块图。图3A乃至图3C系表示本发明之实施形态相关之各个半导体积体电路晶片(非特定晶片)之例图。图4系表示本发明之实施形态相关之半导体积体电路晶片(非特定晶片)之内部构成例之区块图。图5系表示图4所示之输出入控制部之具体例之区块图。图6系表示本发明之实施形态相关之半导体积体电路晶片(特定晶片)之内部构成例之区块图。图7系表示本发明之实施形态相关之积层型半导体装置之制造方法之流程图。 |
