| 主权项 |
1.一种形成微电子电路的元件之方法,包括:在支撑层的上表面上形成具有下表面的牺牲层;在该牺牲层的上表面上形成具有下表面的高度界定层;移除该牺牲层,以致于在该支撑层的上表面与该高度界定层的下表面之间界定间隙;及从成核位置生长单晶半导体材料,至少部份地经过该间隙,该半导体材料的高度由该间隙的高度所界定。2.如申请专利范围第1项之方法,又包括:移除该高度界定层;及图型化该半导体材料。3.如申请专利范围第2项之方法,其中,该支撑层是绝缘体以及该半导体材料会被图型化成延长的接线元件。4.如申请专利范围第3项之方法,又包括:掺杂该接线元件;及在该接线元件的对立侧上及延着该接线元件的对立侧,形成导电闸极。5.如申请专利范围第1项之方法,其中,该半导体材料为矽(Si)、锗(Ge)、矽锗(SixGey)、砷化镓(GaAs)、InSb、GaP、GaSb及碳中至少之一。6.如申请专利范围第1项之方法,又包括:在半导体单晶基底的部份上形成该支撑层,该半导体单晶基底的开口部份具有成核位置。7.一种形成微电子电路的元件之方法,包括:在半导体单晶基底上形成介电层;在半导体单晶基底上形成一结构,该结构具有高度界定层、界定于该支撑层的上表面与该高度界定层的下表面之间的间隙;及从该半导体单晶基底上的成核位置生长单晶半导体材料,该半导体材料至少部份生长经过该间隙,该半导体材料的高度系由该间隙的高度所界定。8.如申请专利范围第7项之方法,又包括:移除该高度界定层;及图型化该半导体材料。9.如申请专利范围第8项之方法,其中,该支撑层是绝缘体以及该半导体材料会被图型化成延长的接线元件。10.如申请专利范围第9项之方法,又包括:掺杂该接线元件;及在该接线元件的对立侧上及延着该接线元件的对立侧,形成导电闸极。11.一种形成微电子电路的元件之方法,包括:在水平半导体单晶基底上水平地形成介电层;在该介电层的水平上表面上形成具有水平下表面的牺牲层,该牺牲层具有不同于该介电层之材料;在该牺牲层的水平上表面上形成具有下表面的高度界定层,该高度界定层具有不同于该牺牲层的材料;以蚀刻剂移除该牺牲层,该蚀刻剂选择性地移除该介电层的材料上的该牺牲层之材料以及该高度界定层,在该介电层的上表面与该高度界定层的下表面之间留下间隙,该高度界定层由该半导体单晶基底上的支撑件维持在相对于该介电层的垂直位置;从该半导体单晶基底上的成核位置生长单晶半导体材料,该半导体材料水平地生长通过至少该间隙的部份,以形成半导体层,该半导体层的高度系由该间隙的高度所界定。12.如申请专利范围第11项之方法,又包括:移除该高度界定层以曝露该半导体层;及图型化该半导体材料以具有选取的水平高度。13.如申请专利范围第12项之方法,其中,该半导体层图型化成接线元件,该接线元件具水平长度及具有延长宽度。14.如申请专利范围第13项之方法,又包括:掺杂该接线元件;及在该接线元件的对立侧上及延着该接线元件的对立侧,形成导电闸极。15.如申请专利范围第11项之方法,其中,该半导体材料在水平地生长进入该间隙之前,垂直地生长通过该介电层。图式简单说明:图1是立体视图,显示包含单晶基底、介电层、及薄的和均匀的牺牲层之晶圆的一部份。图2是类似于蚀刻移除牺牲层的左部份之后的图1的视图;图3是类似于高度界定层形成之后的图2之视图;图4是类似于高度界定层的左前部以及介电层被蚀刻至留下曝露于单晶基底上的成核位置之后图3的视图;图5是类似于牺牲层被蚀刻至于介电层与高度界定层的右部之间留下间隙之后的图4之视图;图6是类似于单晶半导体材料的初始部份生长于成核位置之后的图5的视图;图7是类似于生长单晶半导体材料以在间隙中形成单晶层之后的图6的视图;图8是类似于在高度界定层的右部上形成掩罩区之后的图7之视图;图9是类似于以掩罩区界定留在单晶层上的高度界定层的间隔器区的尺寸,以蚀刻高度界定层之后的图8之视图;图10是类似于间隔器侧壁形成为相邻于间隔器区的对立侧之后的图9之视图;图11是类似于间隔器区被蚀刻之后的图10之视图;图12是类似于以间隔器侧壁作为掩罩以蚀刻单晶层,以致于单晶层的单晶接线元件留在介电层上之视图;图13是类似于间隔器侧壁被蚀刻之后的图12之视图;及图14是类似于图13的视图,显示包含接线元件之三闸极电晶体装置的制造。 |
