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1.一种无电容单一电晶体动态随机存取记忆体单 元,其中在半导体材料中,一通道区系安置在源极 与汲极的掺杂区之间, 该区系嵌在介电材料中,其方式使得无外加电位的 情形下,该通道区至少部分泛空电荷载体,以及 一闸电极安置在该通道区上,且系由一闸极介电质 与后者隔离,其中 一由介电材料(4)所构成的区域系在一半导体主体( 1)或基板的一顶侧上形成,该通道区(11)则安置在介 电材料(4)构成该区域的一侧壁上, 该源极-汲极区(9、10)在该顶侧垂直方向的两侧紧 邻该通道区(11), 该闸电极(16)系安置在该通道区(11)远离介电材料(4 )构成该区域的一侧上,且系由用作闸极介电质的 一介电层(18),将其与该通道区隔离,以及 该闸电极(16)与一字元线连接,而该半导体主体(1) 或基板的一上部源极-汲极区(10)则与一位元线连 接。 2.如申请专利范围第1项之单一电晶体动态随机存 取记忆体单元,其中 该通道区(11)的该半导体材料系由四周的介电材料 限定,其断面与该顶侧在同一平面。 3.如申请专利范围第2项之单一电晶体动态随机存 取记忆体单元,其中 该通道区(11)的该半导体材料,在该通道区(11)的该 半导体材料和介电材料(4)构成的该区域二者间边 界的平行方向,在该闸电极(16)附近所占的范围小 于在介电材料(4)构成的该区域附近所占范围,其断 面与该顶侧在同一平面。 4.一种含有如申请专利范围第1、2或3项之单一电 晶体动态随机存取记忆体单元的配置,其中 复数个由介电材料(4)所构成的区域,彼此以一定间 距安置在该半导体主体(1)或基板的该顶侧, 在介电材料(4)构成的该区域之间,在每一情形中均 移除该半导体材料,除了在介电材料(4)构成的该区 域该侧壁上,并用于通道区(11)和源极-汲极区(9、10 )的部分,使得在每一情形中,在该半导体材料的该 剩余部分之间均存在一切口(8),以及 该闸电极(16)安置在该切口(8)内。 5.如申请专利范围第4项之配置,其中导电层(5)系存 在于介电材料(4)构成的该区域上的该顶侧,以及 该导电层(5)在每一情形中均将该半导体主体(1)或 基板的两上部源极-汲极区(10)连接在一起,其系存 在于介电材料(4)构成的该相应区域的互相对立侧 壁上。 6.如申请专利范围第4项之配置,其中 该半导体主体(1)或基板的该下部源极-汲极区(9), 以一接地板的形式构成连续的掺杂区。 7.如申请专利范围第5项之配置,其中 该半导体主体(1)或基板的该下部源极-汲极区(9), 以一接地板的形式构成连续的掺杂区。 8.一种用于制造一单一电晶体动态随机存取记忆 体单元的方法,其中 在半导体材料中,两掺杂区制成彼此间隔的源极与 汲极, 一闸电极安置在一半导体材料之上,二者间用作通 道区,且系由一闸极介电质将其与该半导体材料隔 离,该通道区由远离该闸电极之侧上的介电材料限 定,其中 在一第一步骤,在一半导体主体(1)或基板的一顶侧 制造至少一沟渠, 在一第二步骤,该沟渠用介电材料(4)填充,一上部 导电层(5)与该邻近的半导体材料接触, 在一第三步骤,一掺杂物布植引入该半导体主体(1) 或基板的该半导体材料之一上部分,该部分与该导 电层(5)连接,以形成一上部源极-汲极区(10) 在一第四步骤,在距离该填充沟渠的一侧壁较近的 该半导体材料中制造一切口(8),使该顶侧的一垂直 条带形半导体材料保留在介电材料(4)构成的该区 域之该侧壁上, 在一第五步骤,一掺杂物布植引入该半导体主体(1) 或基板的该半导体材料之一下部分,其系在介电材 料(4)构成的该区域之该侧壁上,以形成一下部源极 -汲极区(9), 在一第六步骤,用作一闸极介电质的一介电层(18) 黏贴于该半导体材料,其在介电材料(4)构成的该区 域之该侧壁上, 在一第七步骤,一闸电极(16)安置在该切口(8),并图 案为一字元线的一部分,以及 在一第八步骤,一与该导电层(5)连接的电性连接制 成为一位元线的一部分,该电性连接与该闸电极(16 )绝缘。 9.一种用于制造含有单一电晶体动态随机存取记 忆体单元的一配置之方法,其中 在该第一步骤,制造彼此平行的沟渠, 在该第二步骤,该沟渠用介电材料(4)及各自一上部 导电层(5)填充,该导电层两侧接触该邻近的半导体 材料, 在该第四步骤,在每一情形中,在与相邻的两填充 沟渠之该侧壁较近的位置制造切口(8),使垂直条带 形半导体材料保留在该填充沟渠的对立两侧壁上, 在该第五步骤,为了形成下部源极-汲极区(9),在介 电材料(4)构成的该区域之该侧壁上,在该半导体材 料的该下部分,引入一掺杂物布植,及在该沟渠的 纵向,移除部分该半导体材料及该导电层(5),以形 成隔离单元, 在该第六步骤,在每一情形中,用作一闸极介电质 的该介电层(18)均黏贴于该半导体材料,其在介电 材料(4)构成的该区域之该侧壁上, 在该第七步骤,在每一情形中,两彼此绝缘的闸电 极(16)均安置在介电材料(4)构成的该区域之互相对 立侧壁前,并图案化为部分隔离字元线,以及 在该第八步骤,在每一情形中,一与该导电层(5)连 接的电性连接制成为各自一位元线的一部分,该导 电连接与该闸电极(16)绝缘。 10.如申请专利范围第9项之方法,其中 在该第五步骤,为了以一接地板的形式形成一连续 掺杂区,该掺杂物植入该半导体材料的该下部分, 及 在一进一步的步骤中,该接地板提供该闸电极(16) 之间的一电性连接。 图式简单说明: 图0显示记忆体单元阵列的字元线与位元线的配置 平面。 图1、2、5、6和7显示一制造方法中间产品的断面 。 图3和4显示该制造方法的不同步骤后,记忆体单元 阵列的平面图。 图8显示一替代制造方法的中间产品断面。 |
