ESD TEST ARRAY AND CORRESPONDING METHOD

摘要

Die Erfindung betrifft eine Programm gesteuerte Anordnung und ein Verfahren zur Identifizierung von ESD- und Latch-up-Schwachstellen im Design oder im Konzept einer integrierten Schaltung, mit einem Vorprozessor (10), der erste Daten (11) über die Beschreibung der integrierten Schaltung, zweite Daten (12) über bereits ESD-charakterisierte Schaltungsteile der integrierten Schaltung und dritte Daten (13) , die Informationen über ESD-Teststandards enthalten, verarbeitet , mit einer dem Vorprozessor nachgeschalteten Simulatoreinrichtung (3), die einen Simulator (19,20) aufweist, der anhand der von dem Vorprozessor erzeugten vierten und fünften Daten eine ESD-Simulation der integrierten Schaltung vornimmt, die einen Steuercontroller (17) zur Steuerung des ESD-Simulationsablauf im Simulators aufweist, mit einer der Simulatoreinrichtung nachgeschalteten Analysiereinrichtung (30), die eine Auswertung der in der Simulatoreinrichtung erzeugten sechsten Daten hinsichtlich ihrer physikalischen Validität und Aussagekraft vornimmt und die Simulationsläufe mit physikalisch relevanten ESD-Ausfallereignissen markiert.