| 主权项 |
1.一种半导体记忆装置,其特征在于包括:单元阵列,具有复数动态型之记忆体单元;快取记忆体;以及控制装置,在控制上在资料读出时,在来自该单元阵列之读出对象之资料位于该快取记忆体内之情况,使得自该快取记忆体读出资料,而且将该单元阵列重清。2.如申请专利范围第1项之半导体记忆装置,其中,在该单元阵列之区域包括复数各自具有复数动态型之记忆体单元之副阵列;在该快取记忆体上相对于复数该副阵列包括至少一个快取记忆体;包括控制装置,在控制上接受读要求后,判断自依据读用位址选择之该副阵列所读出之资料是否位于该快取记忆体,该判断结果,在自该副阵列所读出之资料位于该快取记忆体之情况,使得和自该快取记忆体之该资料之读出平行的将该副阵列重清。3.如申请专利范围第2项之半导体记忆装置,其中,包括控制装置,在控制上在写存取时,使得同时进行对依据该写存取所选择之该副阵列之资料之写入及对该快取记忆体之和对该副阵列写入之资料相同之资料之写入。4.如申请专利范围第2项之半导体记忆装置,其中,包括标记记忆部,保持关于在该快取记忆体写入资料之位址之标记位址资讯;在写存取时,向依据写用位址选择之该副阵列之记忆体单元写入资料,而且令和该写用位址对应的在该快取记忆体写入该资料,在该标记记忆部保持该写用位址之标记位址资讯;包括快取记忆体控制部,具有比较器,该比较器在读存取时,判断读用位址之标记位址和该标记记忆部所保持之标记位址资讯是否一致,在一致之情况,将快取记忆体寻到信号设为活化状态后输出,而在不一致之情况,将快取记忆体寻到信号设为非活化状态后输出;包括切换电路,在传送自该副阵列所读出之资料之第一传送路径和传送自该快取记忆体所读出之资料之第二传送路径连接第一及第二端子,自控制端子输入自该快取记忆体控制部输出之快取记忆体寻到信号,当该快取记忆体寻到信号为活化状态时,选择该第二传送路径,将自该快取记忆体所读出之资料作为读资料自输出端子输出。5.如申请专利范围第4项之半导体记忆装置,其中,该切换电路包括控制装置,当来自该快取记忆体控制部之该快取记忆体寻到信号为非活化状态时,选择该第一传送路径,将自该副阵列所读出之资料作为读资料自输出端子输出,而且将自该副阵列所读出之资料经由该第二传送路径写入该快取记忆体。6.如申请专利范围第4项之半导体记忆装置,其中,该快取记忆体控制部包括输出装置,当存取对象之副阵列自一个副阵列切换为别的副阵列时,输出用以将该快取记忆体和该标记记忆部重设之信号。7.如申请专利范围第4项之半导体记忆装置,其中包括:重清定时器,产生规定重清周期之重清信号;重清控制部,输入指示读/写动作之信号、自该快取记忆体控制部输出之该快取记忆体寻到信号以及自该重清定时器输出之重清信号后,依照所输入之信号,输出控制重清动作之重清控制信号;重清位址产生电路,依照自该重清控制部输出之该重清控制信号产生重清位址;以及选择电路,具有第一、第二输入端子,各自输入该重清位址产生电路所产生之重清位址和自位址端子所输入之读用位址之列位址;控制端子,将来自该重清控制部之该重清控制信号作为选择用控制信号输入;以及输出端子;依照该选择用控制信号之値选择在该第一、第二输入端子所输入之2个位址之一方后自该输出端子供给该副阵列。8.如申请专利范围第2项之半导体记忆装置,其中,该副阵列具有读系和写系之2个埠。9.如申请专利范围第8项之半导体记忆装置,其中,同时进行依据来自该副阵列之读系埠之读用位址选择之记忆体单元之读动作和对依据来自该副阵列之写系埠之写用位址选择之记忆体单元之写动作。10.如申请专利范围第9项之半导体记忆装置,其中,分别在同步用之时钟信号之一个周期之既定倍(但,在倍数上包括分数)之期间按照单位进行来自资料输入端子之一个资料要素之输入和来自资料输出端子之一个资料要素之输出;包括控制装置,在控制上使得在该单位期间之多倍之期间,使该副阵列之选择字线变成活化,进行对该副阵列之所选择之记忆体单元之资料之写入及/或自该副阵列之所选择之记忆体单元之资料之读出。11.如申请专利范围第9项之半导体记忆装置,其中,包括一种装置,在读系埠之位址选择和写系埠之位址选择,在列位址彼此一致之情况,将自写系埠之写入和自读系埠之读出之时序错开,避免自写系埠之对记忆体单元之写入和与该记忆体单元连接之读系埠之感测放大器之资料储存相撞。12.如申请专利范围第9项之半导体记忆装置,其中,包括一种控制装置,在读系埠之位址选择和写系埠之位址选择,在列位址彼此一致之情况,在控制上使得优先进行自写系埠之写入,自读系埠读出自写系埠之写入资料。13.如申请专利范围第8项之半导体记忆装置,其中,在该副阵列,该动态型记忆体单元包括:2个电晶体,接在读系位元线和写系位元线之间;及电容元件,和该2个电晶体之连接点连接;该2个电晶体之控制端子各自和读系字线及写系字线连接;在读系埠包括第一列解码器,将读用位址之列位址或重清位址之中所选择之一方之位址解码;在写系埠包括第二列解码器,各自写用位址之列位址解码;该第一列解码器之输出和该第二列解码器之输出各自和读系字线及写系字线连接;且包括:读系之感测放大器群,各自和对应之读系位元线连接,依据第一感测放大器活化信号控制活化;读系之Y开关群,各自接在对应之该读系之感测放大器和构成读出资料之传送路径之读用滙流排之间,依据来自读系之行解码器之行选择信号控制开关;写系之感测放大器群,各自和对应之写系位元线连接,依据第二感测放大器活化信号控制活化;以及写系之Y开关群,各自接在对应之该写系之感测放大器和构成写入资料之传送路径之写用滙流排之间,依据来自写系之行解码器之行选择信号控制开关。14.如申请专利范围第13项之半导体记忆装置,其中,对于复数该副阵列分别共同的设置该读系之行解码器和该写系之行解码器。15.如申请专利范围第13项之半导体记忆装置,其中,该读系之Y开关由放大电路构成,该放大电路依据来自该读系之行解码器之行选择信号控制活化,输入该读系之位元线,输出和读用滙流排连接;在读系埠之位址选择和写系埠之位址选择,在列位址彼此一致之情况,读系之选择字线和写系之选择字线变成活化时,将该第二感测放大器活化信号设为活化状态,该第一感测放大器活化信号依然保持非活化状态;接着,依据来自读系行解码器和写系行解码器之行选择信号,使该读系之Y开关和写系之Y开关变成导通。16.如申请专利范围第13项之半导体记忆装置,其中,在读系埠之位址选择和写系埠之位址选择,在列位址彼此一致之情况,读系之选择字线和写系之选择字线变成活化时,按照和该读系之选择字线之上升转移同时或接着该转移之时序,将该写系之行选择信号设为活化状态,使对应之写系之Y开关变成导通,接着将该第二感测放大器活化信号设为活化状态,令该写系之感测放大器变成活化;此外,将该第一感测放大器活化信号设为活化状态,今该读系之感测放大器变成活化,接着将该读系之行解码器设为活化状态,使对应之读系之Y开关变成导通;将资料写入按照写系埠之位址所选择之记忆体单元后,自按照读系埠之位址所选择之记忆体单元读出资料。17.如申请专利范围第13项之半导体记忆装置,其中,在和同一记忆体单元连接之读系位元线与写系位元线之间包括开关;在读系埠之位址选择和写系埠之位址选择,在列位址彼此一致之情况,在和该位址对应之读系位元线与写系位元线之间所设置之该开关变成导通状态;自该写用滙流排经由该写系之Y开关、该写系之感测放大器向该写系位元线输出之资料经由导通状态之该开关传至该读系位元线,输入该读系之感测放大器。18.如申请专利范围第13项之半导体记忆装置,其中,和读系埠之该读用滙流排并设的具有读系埠侧之专用写用滙流排;包括写系之第二Y开关群,对于经由该读系之Y开关和该读用滙流排连接之该读系之各感测放大器,接在该读系之感测放大器和该读系埠侧之专用写用滙流排,依据来自该写系之行解码器之行选择信号控制开关;在读系埠之位址选择和写系埠之位址选择,在列位址彼此一致之情况,将该第二感测放大器活化信号设为非活化状态,将该写系之感测放大器设为非活化后,经由该读系埠侧之专用写用滙流排、该写系之第二Y开关以及该读系之感测放大器向选择单元写入资料;经由该读系之感测放大器、该读系之Y开关以及该读用滙流排读出资料。19.如申请专利范围第13项之半导体记忆装置,其中,和写系埠之该写用滙流排并设的具有写系埠侧之专用读用滙流排;包括读系之第二Y开关群,对于和该写系之Y开关之该写系之各感测放大器,接在该写系之感测放大器和该写系埠侧之专用读用滙流排,依据来自该读系之行解码器之行选择信号控制开关;在读系埠之位址选择和写系埠之位址选择,在列位址彼此一致之情况,将该第一感测放大器活化信号设为非活化状态,将该读系之感测放大器设为非活化;经由该写系埠之该写用滙流排、该写系之Y开关以及该写系之感测放大器写入资料;经由该写系之感测放大器、该读系之第二Y开关以及该专用读用滙流排读出资料。20.如申请专利范围第4项之半导体记忆装置,其中包括:串列并列转换电路,使用一个时钟信号之上升缘和下降缘在每一个时钟周期自资料输入端子/资料输出端子各自输入/输出2个资料要素,将串列的输入之复数资料要素转换为并列之复数资料要素后,供给该写用滙流排;及并列串列转换电路,和时钟信号同步的将在该读用滙流排所读出之并列之复数资料要素转换为串列之复数资料要素。21.如申请专利范围第2项之半导体记忆装置,其中,该副阵列在资料之写入和读出用具有一个埠。22.如申请专利范围第21项之半导体记忆装置,其中,按照该副阵列单位包括该快取记忆体;按照该副阵列单位包括保持关于在该快取记忆体写入资料之位址之标记位址资讯。23.如申请专利范围第8项之半导体记忆装置,其中,设为定期的读之规格。24.如申请专利范围第8项之半导体记忆装置,其中,与在交互的读和写之QDR(Quad Data Rate)SRAM(Static RandomAccess Memory)界面相容。25.一种半导体记忆装置,其特征在于包括:记忆体单元阵列,记忆体单元由DRAM(Dynamic RandomAccess Memory)构成;QDR(Quad Data Rate)规格之界面;快取记忆体;以及控制装置,当存取该快取记忆体时,在控制上使得将该记忆体单元重清。26.一种半导体记忆装置,在规格上定期的读,其特征在于包括:复数单元阵列,各自包括需要重清之记忆体单元;快取记忆体;以及控制装置,在控制上当对于用外部位址信号所指定之既定之单元阵列之该记忆体单元有读要求时,若判断在有该读要求之记忆体单元储存之资料在该快取记忆体存在,自该快取记忆体读出该资料后,进行和对于该既定之单元阵列所产生之重清位址对应之重清。27.如申请专利范围第21项之半导体记忆装置,其中,设为定期的读之规格。28.如申请专利范围第21项之半导体记忆装置,其中,与在交互的读和写之QDR(Quad Data Rate)SRAM(Static RandomAccess Memory)界面相容。29.一种半导体记忆装置之控制方法,对于各自具有复数动态型之记忆体单元之复数副阵列设置至少一个快取记忆体;其特征在于包括:向该副阵列读存取时,判断依照读用位址自该副阵列读出之资料是否位于该快取记忆体的步骤;该判断结果,在自该副阵列读出之资料位于该快取记忆体之情况,自该快取记忆体读出资料的步骤;以及和自该快取记忆体之该资料之读出平行的将该副阵列重清的步骤。30.如申请专利范围第29项之半导体记忆装置之控制方法,其中,包括在写存取时,同时进行对该副阵列之资料之写入及对该快取记忆体之和对该副阵列写入之资料相同之资料之写入的步骤。31.如申请专利范围第29项之半导体记忆装置之控制方法,其中,该副阵列具有读系和写系之2个埠;包括同时进行依据来自该副阵列之读系埠之读用位址选择之记忆体单元之读动作和对依据来自该副阵列之写系埠之写用位址选择之记忆体单元之写动作的步骤。32.如申请专利范围第29项之半导体记忆装置之控制方法,其中,分别在同步用之时钟信号之一个周期之既定倍(但,在倍数上包括分数)之期间按照单位进行来自资料输入端子之一个资料要素之输入和来自资料输出端子之一个资料要素之输出;包括在控制上使得在该单位期间之多倍之期间,使该副阵列之选择字线变成活化,进行对该副阵列之所选择之记忆体单元之资料之写入及/或自该副阵列之所选择之记忆体单元之资料之读出的步骤。33.如申请专利范围第29项之半导体记忆装置之控制方法,其中,包括在读系埠之位址选择和写系埠之位址选择,在列位址彼此一致之情况,将自写系埠之写入和自读系埠之读出之时序错开的步骤;避免自写系埠之对记忆体单元之写入和与该记忆体单元连接之读系埠之感测放大器之资料储存相撞。34.如申请专利范围第29项之半导体记忆装置之控制方法,其中,包括在读系埠之位址选择和写系埠之位址选择,在列位址彼此一致之情况,在控制上使得优先进行自写系埠之写入,自读系埠读出自写系埠之写入资料的步骤。图式简单说明:图1系表示本发明之一实施例之半导体记忆装置之单元阵列及整体之构造之图。图2系用以说明本发明之一实施例之动作例(QDRBurst2)之时序图。图3系用以说明本发明之别的实施例之动作例(QDRBurst4)之时序图。图4系表示本发明之一实施例之单元之构造例之图。图5系表示本发明之一实施例之副阵列之构造例之图。图6系表示图5之动作例之图。图7系在本发明之一实施例说明选择同一字线时之读写同时执行之对策之图。图8系表示图7之动作例之图。图9系在图5所示之实施例说明选择同一字线时之读写同时执行之对策之图。图10系在本发明之别的实施例说明选择同一字线时之读写同时执行之对策之图。图11系在本发明之另外之实施例说明选择同一字线时之读写同时执行之对策之图。图12系表示本发明之别的实施例之半导体记忆装置之单元阵列及整体之构造之图。图13系用以说明图12之动作例之时序图。 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